集成电路版图基础知识练习
一、填空
1.ls (填写参数)命令用于显示隐藏文件。（-a）
2.进入当前目录的父目录的命令为(%cd ..)
3.查看当前工作目录的命令为：（%pwd）
4.目录/home/www/uuu已建立，当前工作目录为/home/www，采用绝对路径进入
/home/www/uuu的命令为：（%cd /home/www/uuu）
5.假设对letter文件有操作权限，命令%chmod a+rw letter会产生什么结果：（对所有
的用户增加读写权限。）
6.显示当前时间的命令为：（%date）
7.打开系统管理窗口的命令为：（%admintool）
8.与IP地址为166.111.4.80的主机建立FTP连接的命令为：（%ftp
166.111.4.80 or %ftp %open 166.111.4.80）
9.建立FTP连接后，接收单个文件的命令为：（%get）
10.建立FTP连接后，发送多个文件的命令为：（%mput）
11.有一种称为0.13um 2P5M CMOS单井工艺, 它的特征线宽为______，互连层共有
_____层，其电路类型为_______。0.13um 7 CMOS
12.请根据实际的制造过程排列如下各选项的顺序：
a.生成多晶硅
b.确定井的位置和大小
c.定义扩散区，生成源漏区
d.确定有源区的位置和大小
e.确定过孔位置
正确的顺序为：___ _________________。bdace
13.集成电路中的电阻主要有__________, ____________, _____________三种。井电阻，
扩散电阻，多晶电阻
14.为方便版图绘制，通常将Contact独立做成一个单元，并以实例的方式调用。若该
Contact单元称为P型Contact，由4个层次构成，则该四个层次分别为：_________，_________, _________, ___________. active, P+ diffusion, contact, metal.
15.CMOS工艺中，之所以要将衬底或井接到电源或地上，是因为
___________________________________。报证PN结反偏，使MOS器件能够正常
工作。
16.版图验证主要包括三方面：________，__________，__________; 完成该功能的
Cadence工具主要有（列举出两个）：_________，_________。DRC, LVS, ERC, Diva,
Dracula
17.造成版图不匹配的因数主要来自两个方面：一是制造工艺引起的，另一个是
__________;后者又可以进一步细分为两个方面：_______________，
_____________。片上环境波动，温度波动，电压波动。
18.DRC包括几种常见的类型，如最大面积（Maximum Dimension），最小延伸（Minimum
Extension），此外还有_________，_________，_________。最小间距，最小宽度，
最小包围（Minimum Enclosure）。
19.减少天线效应的三种方法有：____________，____________，__________。插入二
极管，插入缓冲器，Jumper (或者，通过不同的金属层绕线)。
20.由于EDA工具的不统一，出现了各种不同的文件格式，如LEF, DEF等，业界公
认的Tape out的文件格式为_______，它不可以通过文本编辑器查看，因为它是
______（文件类型）。GDSII ， 流文件。
21. 根据的冯.诺依曼的“101页报告”，计算机的五大部件是：输入装置、_________、
_________、_________、输出装置。逻辑部件、运算部件、存储器
22. 流水线中可能存在三种冲突，它们是：_________、_________、_________，从而
造成流水线停顿，使流水线无法达到最高性能。资源冲突、数据冲突、控制冲突
23. 写出JK 触发器的特性方程：__________________。（ ）
24. 随着1000M 网卡等高速设备的出现，传统的PCI 总线无法满足PC 系统的数据传
输需求，INTEL 于2001年提出了第三代局部总线技术_________。3GIO 或 PCIExpress
25. AMBA 是为了设计高性能的嵌入式微控制器系统而推出的片上通信标准，它包括
ASB 、_________、_________等三套总线。AHB 、APB
26. SoC 的设计基于IP Core 的复用，IP Core 包括三种：_________、_________、
_________。 软核、固核、硬核
27. RISC CPU 的三大特点是：_________、_________、_________。ALU 的数据源自
Register 、只用LD/ST 指令可以访问MEMORY 、指令定长
28. ARM 处理器包含两种指令集：_________、_________。Arm 指令、thumb 指令
29. MCS80C51是CISC CPU ，属于哈佛结构，arm 属于_________CPU 。RISC
30. Arm7TDMI 中，T 代表_________、D 代表_________、M 代表_________、I 代表
_________。Thumbm 、debug 、multiplier 、ise
31. 固体分为 晶体 和 非晶体 两大类。
32. 半导体材料中锗和硅属于 金刚石 结构，砷化镓属于 闪锌矿 结构。
33. 施主杂质电离后成为不可移动的带正电的施主离子，同时向导带提供电子，使半导
体成为电子导电的n 型半导体。受主杂离后成为不可移动的带负电的受主离子，同时向价带提供空穴．使半导体成为空穴导电的p 型半导体。
34. 晶体中电子的能量状态是量子化的。电子在各状态上的分布遵守费米分布规律。
35. 电子在热运动时不断受到晶格振动和杂质的散射作用，因而不断地改变运动方向。
半导体中的主要散射机构是电离杂质散射和晶格振动散射。
36. pn 结有电容效应，分为势垒电容和扩散电容。
37. 在放大模式偏置下，双极型晶体管的EB 结 正向偏置，CB 结反向偏置。
38. CMOS 的英文全称是 Complementary Metal Oxide Semiconductor 。
39. MOS 场效应晶体管分为四种基本类型：N 沟增强型、N 沟耗尽型、P 沟增强型、P
沟耗尽型。
40. 衬底偏置电压会影响MOS 器件的阈值电压，反向偏置电压增大，则MOS 器件的
阈值电压也随之增大，这种效应称为体效应。
41. 用Cadence 软件设计集成电路版图的输出数据的格式是（GDSII 格式）。
42. 在nwell 上画pmos 器件时需要在nwell 上加（n+接触孔），并用金属线把这个（n+
接触孔）与nwell 内的（最高）电位相连接。
43. 在P 型衬底上画nmos 器件时需要在P 型衬底上加（p+接触孔），并用金属线把这
个（p+接触孔）与P 型衬底内的（最低）电位相连接。
44. 建立一个新的layout library 时需要(Compile a new techfile )，或者(Attached to an
existing techfile ), 或（Don ’t need a techfile ）。
45. 在layout 编辑命令中，Hierachy 命令一栏下，有两个相反的操作命令他们分别是
n
n n Q K Q J Q +=+1
make cell 和（flatten）。
46.用DRACULA 做layout 的LVS检查时，首先要把schematic转成CDL 的netlist, 并
对这个netlist做（LOGLVS）。
47.用DRACULA做layout 的DRC检查时，先要运行PDRACULA命令，然后再执行
( https://www.360docs.net/doc/b618904348.html,)文件。
48.用DRACULA做layout 的LVS检查时，先要运行PDRACULA命令，然后再执行
( https://www.360docs.net/doc/b618904348.html,)文件。
49.用DRACULA 做layout 的DRC检查后，修改完所有错误的标志是用vi命令在后
缀名为（sum）的文件里看到ERRORS WINDOW SIZE 是（0）。
50.用DRACULA 做layout 的LVS检查后，修改完所有错误的标志是用vi命令在名
为（lvspr.lvs）的文件里看到unmatching devices 是（0），以及没有（size error）
的描述。
51.集成电路产业包括：IC设计、IC制造、IC封装、IC测试。
52.现代主流的集成电路加工技术为CMOS工艺，即最基本的器件是由PMOS和
NMOS组成。
53.PMOS是在N阱上形成P型沟道的MOSFET晶体管。
54.对于CMOS集成电路，通常器件间的电性绝缘采用介质绝缘的方式，如LOCOS
（局部场氧隔离）或STI（浅沟道隔离）。
55.集成电路制造与集成电路设计相关纽带是光刻掩膜版。
56.集成电路制造工艺技术主要包括：热工艺、离子注入、光刻、清洗与刻蚀、金属化、
表面平坦化。
57.集成电路制造中最为重要的工序是光刻。
58.现在，主流的掺杂技术是离子注入。
59.光刻的图形曝光方式有：接触式曝光、接近式曝光和投影式曝光。
60.集成电路金属薄膜的沉积通常采用溅射物理气相沉积。
二、判断
1.标准Solaris操作系统中，普通用户只能在自己的宿主目录下创建新的目录。√
2.Solaris是SUN公司推出的在工作站上运行的操作系统。√
3.Solaris系统只支持单用户。×
4.Solaris是多进程、多任务的分时操作系统。√
5.%ls –l 命令是连续列出文件的名称。×
6.%echo 命令是将用户在该命令之后放置的任何命令行复制到屏幕上。√
7.%id 是显示用户正在使用的计算机名称。×hostname
8.FTP是本地或者远程主机之间传输文件的工具。√
9.vi是文本编辑器。√
10.vi命令方式下，字母I是打开新行命令。×
11.过孔上往往有较大的寄生电阻，因此为了减少因此产生的IR Drop，单个过孔的面
积应该尽可能的大。×
12.Bi-CMOS工艺就是用标准的Bipolar工艺来制造MOS器件。×
13.对于N型衬底的单井CMOS工艺，NMOS的衬底应该接到高电位上。×
14.尽管版图中各个层次大致对应于相应的工艺步骤，但划版图时，各个层次划的先后
顺序是无关紧要的，它不会影响芯片最后的制造。√
15.在采用标准单元镜像的布图中，绕线是通过绕线通道（Routing Channel）进行的。
×
16.因为有逻辑综合的存在，所以数字设计才能够脱离底层的物理器件，用HDL来设
计。√
17.设计规则的出现实际上是为了寻求一种芯片良率和芯片面积的权衡。√
18.并不是所有LVS的错误都会造成版图功能上的错误。√
19.通过各种匹配措施，在版图上能够精确的划出一个125欧的扩散电阻。×
20.用保护环（Guarding Ring）可以在一定程度上防止Latch up效应的出现，比如说，
在P沟道的MOS管上用P+的环。×
21.半导体内总的正电荷和总的负电荷必须相等，整个半导体是电中性的。（正确）
22.pn结平衡时，势垒区(即空间电荷区)内电子(或空穴)的扩散和漂移相抵消，整个pn
结出现统一的费米能级。（正确）
23.pn结反向偏置时，外加电压在势垒区产生的电场和自建电场的方向是一致的，加
强了势垒区的电场。导致势垒降低，势垒区宽度变小。（错误）
24.结型晶体管是电流放大型器件。（正确）
25.齐纳二极管是利用二极管的雪崩击穿机理。（错误）
26.双极型晶体管的工作区域可分为：饱和区、正向工作区、反向工作区和截止区。（正
确）
27.改变氧化层厚度可以控制阈值电压。（正确）
28.正向电压加到理想MOS二极管上时，能带向上弯曲，多数载流子积累。（错误）
29.MOS器件工作在亚阈值区，对于漏电流起决定作用的是扩散而不是漂移。（正确）
30.10、器件电容决定MOS晶体管的动态特性，门电容和源漏结电容是主要的确定因
素。（正确）
31.做DRC检查需要GDSII文件和DRC命令文件两个基本文件？对
32．做LVS检查需要GDSII 文件，网表文件（netlist）, 和LVS命令文件这三个基本文件。对
33、在Virtuoso layout的快捷键命令中，f 是fit 整个layout 画面的意思，那么r 是代表清除尺子的意思。错
34、在Virtuoso layout的快捷键命令中，f 是fit 整个layout 画面的意思，那么m 是移动一个图形的意思。对
35、在Virtuoso layout的快捷键命令中，f 是fit 整个layout 画面的意思，那么k 是是copy 一个图形的意思。错
36、在运行PDRACULA 检查DRC时，软件告诉我要运行的STAGE 的数字如果大于或不等于运行https://www.360docs.net/doc/b618904348.html, 文件是得STAGE 的数字，这说明我的错改少了。错
37、在运行PDRACULA 检查LVS时，软件告诉我要运行的STAGE 的数字如果等于大于或不等于运行https://www.360docs.net/doc/b618904348.html, 文件是得STAGE 的数字，这说明我的错改少了。错
38、建立一个新的layout cell view时不一定需要重建一个新的library，有时只需要在一个已有的library中再开一个新的cellview 就可以了。（对）
39、在集成电路版图设计中，器件之间的联接是通过引线孔和金属层联接的，如有源区的引出，多晶硅电阻的联接。（对）
40、用EDA软件(如Cadence)画集成电路版图，不需要建立层次和单元，只需用Create rectangle命令一个器件一器件的画，相同的器件用copy 命令copy一下就可以了。（错）41、集成电路制造需要在告别净化环境下进行，而光刻区对净化级别要求最高，如普通制造环境为1000级，则光刻区的净化环境则为10000级。（错，光刻区数量级应小于普通环境，如获至宝100级）
42、集成电路制造需要在告别净化环境下进行，通常净化室内气压应高于净化室外气压。（对）。
43、PMOS是在N 阱上形成P沟道的MOSFET晶体管。（对）
44、NMOS是在N阱上形成P沟道的MOSFET晶体管。（错，应是P阱，N沟道）
45、NMOS源漏城需进行N+型掺杂；（对）
46、集成电路制造与集成电路设计相关纽带是光刻掩膜版。（对）
47、离子注入是集成电路制造中最为重要的工序。（错，应是光刻）
48、在现代集成电路加工技术中，主流的掺杂技术是扩散掺杂。（错，应为离子注入）
49、先进集成电路加工中，主要采用投影式光刻曝光技术。（对）
50、通常湿法刻蚀的刻蚀轮廓比干法刻蚀好。（错，相反）
三、选择
1.选择描述正确的语句：（A）
A．UNIX是著名的多用户、多进程、多任务的分时操作系统。
B．UNIX是著名的单用户、多进程、多任务的分时操作系统。
C．UNIX是著名的多用户、单进程、多任务的分时操作系统。
D．UNIX是著名的多用户、多进程、单任务的分时操作系统。
2.当执行下列操作时，可以得到什么信息？（A）
％who
A．当前用户的登录标识。
B．显示主计算机名称。
C．显示用户的系统标识。
D．显示当前目录。
3.采用下列命令更改文件权限，更改后的文件权限为：(C)
%chmod 700 file1
A．rw-r--r--
B．rwxr-----
C．rwx------
D．---rwxrwx
4.帮助命令为：(A)
A．man
B．more
C．mv
D．men
5.以文件名形式查找文件的命令参数为：(A)
A．-name
B．-size
C．-atime
D．-mount
6.通配符用于匹配多个字符，[12345]可以和下列那个选项匹配：(A)
A．1
B．12
C．123
D．12345
7.退到根目录的命令为：(B)
A．%cd .
B．%cd /
C．%cd ~
D．%cd ..
8.采用cp命令进行文件拷贝过程中，使用什么参数可以提示拷贝的目的目录有相同
文件名的文件存在？(B)
A．-a
B．-i
C．-r
D．-b
9.Solaris操作系统中，普通用户能在创建新的目录。(D)
A．别的用户的宿主目录下
B．任何目录下
C．同一组中所有用户的宿主目录下
D．自己的宿主目录下
10.假设对文件file有操作权限，使file对所有人开放写权限的命令为。(A)
A．%chmod a+w file
B．%chmod u+w file
C．%chmod a+r file
D．%chmod u+r file
11.在一个一般的制程中，下列材料集成电阻，方块电阻（Sheet Resistance）最大的是
(B.)
A. 扩散电阻
B.井电阻
C.多晶硅电阻
D. 铝层连线电阻
12.一个标准单元库可包括如下信息：（A、B、C、D）
A.时序信息
B.逻辑功能信息
C.功耗信息
D. 面积信息
13.下列关于标准单元说法正确的是：（C D）
A. 标准单元只能采用单层金属连线，但该层可以是所给金属层次中的任意一层。
B. 标准单元的高度和宽度都是固定的。
C. 标准单元中必须包含电源线。
D. 标准单元中的输入输出引脚要放在网格上，以便于自动绕线。
14.在ICFB中完成一个完整的集成电路版图绘制，下列哪些文件是必需的(ABCD)
A. Technology 文件
B. DRC 文件
C. LVS 文件
D. Display 文件
15.标准单元中关于Half Grid Spacing的说法正确的有（ABC）
A. 它为了保证标准单元在构成芯片以后，其内部各引脚仍在芯片的网格上。
B. 它在不违反引脚网格约束的前提下，减少了无谓的面积损耗。
C. 它是指标准单元内部信号连线与单元边界（Cell Boundary）的距离为半个网格间距。
D. 由于标准单元中的引脚应放在网格上，Half Grid Spacing违背了这一规定。
16.一般地，在同一个制程中，下列集成电容，单位面积电容最小的是（A）
A. Metal 1-to-Metal 2
B. Metal 1-to-Poly 2
C. Poly 1-to-bulk D Poly 2-to- Poly1
17.在ICFB启动时，它会按一定的顺序搜索并加载CDS.lib文件，关于这一操作下列
说法正确的是（B C）
A. ICFB首先搜索其安装目录下面的CDS.lib文件，并始终加载该文件。
B. ICFB 首先搜索当前目录下的CDS.lib文件，若发现该文件存在，则加载该文件。
C. ICFB 首先搜索当前目录下的CDS.lib文件，若发现该文件不存在，则搜索用户目录，
查看是否有该文件，若有则加载它。
D. ICFB 首先搜索当前目录下的CDS.lib文件，若发现该文件不存在，则加载安装目录
下面的CDS.lib文件。
18.下列由制程引起的版图不匹配有（A B C）
A. 扩散的不一致性
B. 注入的不一致性
C. CMP引起的非理想平面
D.温度梯度
19.下列方法中，用于版图匹配的有（A B）
A. 器件相邻放置
B. 器件同方向放置
C. 在器件周围加金属线
D. 在器件周围加保护环
20.下列关于DRC文件说明正确的是（B D）
A. DRC文件是用来说明设计规则的文件。
B. DRC 文件中定义了各个层之间的逻辑操作，关系操作等。
C. DRC 的工作原理是统一的，因此一个DRC文件可以用于各种不同的DRC工具。
D. DRC 文件是使用来指导工具对版图进行设计规则检查的脚本文件。
21.关于Stick Diagram，下列说法正确的是（C）
A. Stick Diagram 包括了所有版图的信息。
B. Stick Diagram 的信息是不完整的，因此它对于版图没有任何帮助。
C. Stick Diagram 是版图的抽象表示，它可以帮助高效的画出版图。
D. Stick Diagram 没有层次的概念。
22.关于LVS, 下列说法正确的是（B C）
A. LVS出现错误说明原先版图上必定有逻辑连接错误。
B. 可以通过一些开关控制某些LVS错误的出现和消除。
C. 和DRC一样，LVS对版图中的各个层进行操作，但它可以把其中的器件抽取出来。
D. LVS永远把金属连线作为理想连线来对待，所以，LVS不可能辨认出用金属构建的电阻。
23.关于Cross Talk, 下列说法正确的是（B C）
A. 电路的输出端不能浮空，否则Cross Talk可能会引起电路的误操作。
B. Cross Talk是由于连线之间存在耦合电容引起的。
C. 在两条敏感连线之间加入一条接地金属线，可以减少CrossTalk的影响。
D. 一般来说，连线上信号的频率越高，Cross Talk影响就越小。
24.下列工具列表中，综合工具为（A），布局布线工具（F）
A Design Compiler B. Allegro C. Virtuoso D. Dracula F. SoC Encounter
25.关于高宽长比MOS管的版图，下列说法正确的是(A B C D)
A. 高宽长比MOS管通常采用Multi-finger的方式绘制。
B. 高宽长比MOS管采用Multi-finger后其源/漏极的面积会减少。
C. 高宽长比MOS管可以通过若干个小MOS管的并联形式绘制。
D. 高宽长比MOS管采用Multi-finger后其栅极电阻会减小。
26.下列关于Latch up效应说法不正确的是（D）
A. 衬底耦合噪声是造成Latch up问题的原因之一。
B. Latch up效应在电路上可以解释为CMOS集成电路中寄生三极管构成的正反馈电路。
C. Latch up效应与两个寄生三极管的放大系数有关。
D. Latch up效应与井和衬底的参杂浓度无关。
27.下列关于保护环说法正确的是（A B C）
A. 保护环的目的是给衬底或井提供均匀的偏置电压。
B. 保护环可以接在VDD或GND上。
C. 保护环可以减少衬底耦合噪声对敏感电路的影响。
D. 保护环无助于Latch up效应的避免。
28.下列哪些属于ERC错误的有（A C D）
A.浮动衬底
B P衬底接到GND上
C.N井接到GND上
D. 电路短路
29.关于集成电路中的无源器件说法正确的是（A B D）
A. 集成电路无法高效的实现高值无源器件。
B. 要精确实现某一特定阻值的电阻几乎是不可能的。
C. 由于制造工艺上的偏差，无源器件的比例容差（Ratio Tolerance）也必定很大。
D. 尽管存在制造工艺上的偏差，但是无源器件的比例容差（Ratio Tolerance）可以控制
在很小的范围内。
30.在一个DRC文件中有如下命令：
(metal1 = (geomOr “metal1”))
......
(ngate = (geomAnd ndiff poly1)
.......
(drc (metal1 width < 0.3 ))
则下列说法正确的是（A D）
A.该DRC文件是为Diva写的
B.metal1层上，最小间距为0.3um
C.ngate标识某一个MOS管的栅极。
D.如果某一条metal1金属线的宽度为0.2um，则DRC会报错
31.在VLIW(Very Long Instruction Word)结构的CPU中，最有效的软件优化方法是
_________。B
A.循环展开；
B.软件流水；
C.乱序执行；
D.数据打包。
32.下面是一段MIPS指令，完成内存中取数、相加、和存储的操作：
L.D F0, 0(R1) (1) F0←0(R1)
ADD.D F4, F0, F2 (2) F4←F0 + F2
S.D F4, 0(R1) (3) F4→ 0(R1)
指令（1）和指令（3）之间存在_________；指令（1）与指令（2）之间可能会产生_________。C
A.名字相关；写读冲突；
B.名字相关；读写冲突；
C.数据相关；写读冲突；
D.数据相关；读写冲突。
33.控制相关是程序中普遍存在的现象，单独由静态的软件方法不能很好的解决控制相
关，_________能够为编译器提供很有效的硬件支持，将控制相关转换为数据相关。
C
1.路径调度；
2.超级块调度；
3.条件指令；
4.全局指令调度。
41.下列哪个处理器不属于VLIW结构_________。D
A．TI公司的TMS320C6201；
B．philips公司的TriMedia；
C．equator公司的BSP-15；
D．intel公司的pentium。
42.1965年，Gordon Moore提出了著名的摩尔定律，指出：每三年晶体管的集成数目
就会翻_________ 番。B
A．1；B．2；C．3；D．4。
43.冯.诺依曼结构:也称_________结构，是一种将程序指令存储器和数据存储器
_________的存储器结构。A
A．普林斯顿，合并；
B．普林斯顿，分离；
C．哈佛，合并；
D．哈佛，分离；
44.下列存储器中，_________是NonV olatile（非易失）存储器。C
A．SRAM；B．DRAM；C．FLASH；D．SBSRAM。
45.DDR-SDRAM，SDR-SDRAM的主要区别是DDR-SDRAM_________。C
A．上升沿触发； B．下降沿出发；C．双沿触发；D．低电平触发。
46.PCI总线是_________。A
A．同步并行总线；B．异步并行总线；C．同步串行总线；D．异步串行总线。
47.为了满足高性能的应用，应当选择_________总线作为片上系统总线。B
A．I2C；B．AHB；C．PCI；D．ASB。
41.施主杂质和受主杂质之间有相互抵消作用，通常称为B。
A、杂质电离
B、杂质补偿
C、载流子复合
D、载流子迁移
42.通常把服从费米分布的半导体称为A。
A、简并半导体
B、非简并半导体
C、杂质半导体
D、化合物半导体
43.pn结正向偏置时，外加电场削弱势垒区内自建电场，因而势垒区内扩散占优势使p
区和n区有少子注入，形成正向 C 。
A、复合电流
B、漂移电流
C、扩散电流
D、漏电流
44.双极型晶体管有 A 。
A、二个pn结。
B、一个pn结。
C、三个pn结。
D、没有pn结。
45.耗尽型NMOS晶体管的阈值电压 D 。
A、大于零
B、等于零。
C、大于0.7V
D、小于零
46.当有一反向偏置电压加在衬底和源之间时，耗尽区加宽，使得阈值电压 A 。
A、增大
B、减小
C、不变
D、先增大后减小
47.在短沟道MOS器件中，当器件工作在饱和区，源漏电压升高，会使源漏电流 A 。
A、增大
B、减小
C、不变
D、先减小后增大
48.当NMOS器件工作在饱和区时，沟道出于 D 状态。
A、积累
B、耗尽
C、导通
D、夹断
49.NMOS器件的衬底是 B 型半导体。
A、N型
B、P型
C、本征型
D、耗尽型
50.N型半导体材料的迁移率比P型半导体材料的迁移率 C 。
A、相等
B、小
C、大
51.
上图中淡黄色为contact layer, 淡紫色为poly1 layer , 蓝色为active layer, 淡蓝色为nimplant layer, 请问这是什么样的CMOS器件？(A)
A. 是串联的nmos管
B 是并联的nmos管
C. 是串联的pmos管
D. 是并联的pmos管
52．
上图中淡黄色为contact layer, 淡紫色为poly1 layer , 蓝色为active layer, 淡蓝色为nimplant layer, 淡绿色为metal1 layer 请问这是什么样的CMOS器件？(B)
A. 是串联的nmos管
B 是并联的nmos管
C. 是串联的pmos管
D. 是并联的pmos管
53、DRACULA 做layout 的DRC检查后，应该用vi命令打开那个文件来看错误
信息？（C）
A 后缀名为drc的文件。
B 后缀名为lvs 的文件。
C 后缀名为sum的文件。
D 后缀名为com的文件。
54、DRACULA 做layout 的LVS检查后，应该用vi命令打开那个文件来看错误
信息？。
（B）
A 后缀名为drc的文件。
B 后缀名为lvs 的文件。
C 后缀名为sum的文件。
D 后缀名为com的文件。
55、在layout中给金属线加线名标注，即用lable按schematic的Pin的要求对所要标注的金属线进行说明，通常对metal1层加Pin的标注是用下列层次中的哪一层？（B）
A metel1 layer
B mt1txt layer
C metal2 layer
D mt2txt layer
56、在layout中给金属线加线名标注，即用lable按schematic的Pin的要求对所要标注的金属线进行说明，通常对metal2层加Pin的标注是用下列层次中的哪一层？（D）
A metel1 layer
B mt1txt layer
C metal2 layer
D mt2txt layer
57、在集成电路版图设计中，contact 层通常是用来做第一层金属层和下列那些层次的通孔层的？（答案不止一个）（B C ）
A metal2
B active
C poly1
D nwell
58、在集成电路版图设计中，via1 层通常是用来做第一层金属层和下列那些层次的通孔层的？（A ）
A metal2
B active
C poly1
D nwell
59、在集成电路版图设计中，CMOS器件中的gate这一层通常是通过contact和那一层金属联接的（B ）
A metal1
B metal2
60、在集成电路版图设计中，如果想插入一个器件或单元，请问用哪个快捷键？（C）
A a
B c
C i
D k
61、在集成电路版图设计中，如果想把画过的尺子清除掉，请问用哪个快捷键？
（D）
A a
B k
C i
D shift k
62、Cadence Virtuoso中要用一个technology file 建立一个新的layout library时，除了
要给一个新的library name ,还需要选择下列那些步骤？(A)
A Compile a new techfile。
B Attached to an existing techfile。
C Don’t need a techfile。
63、Cadence Virtuoso中要建立一个新的layout library，并把它附属于一个已经存在的
library时，除了要给一个新的library name ,还需要选择下列那些步骤？(B)
A Compile a new techfile。
B Attached to an existing techfile。
C Don’t need a techfile。
64、Cadence 软件中可以对一个一个已经存在的library，进行哪些有关technology file n的操作？(A,BC)
A 重新load一个techfile。
B 从这个library里dump出一个techfile。
C 把这个library attche 到另外一个library上去。
65、在设计Standard cell 和6T SRAM的基本单元时，我们都要遵守Half Design Rule, 这个Half Design Rule 通常指什么？( A)
A half spacing
B half width
C half grid
66、在设计Standard cell 和6T SRAM的基本单元时，我们通常都要用prboundry layer 或者marker layer画一个矩形，覆盖上这个单元里的所有器件，这一层的物理作用是什么？( A)
A 没什么物理意义，它只是在做单元拼接的时候起一个标记作用。
B 做联接层。
C 可以当nwell 层用。
67、设计analog layout 时，要考虑的问题比作digital layout 多，它通常表现在下列那几个方面？( B, C, D)
A 面积要小
B 寄生效应( parasitics)
C 对称（matching）
D 噪声问题（noise issues）
68、做集成电路的多晶硅电阻设计时，要计算每个电阻的阻值，那么电阻的长度是怎样计算的？（C）
A 整个多晶硅的长度
B 多晶硅中两个引线孔中心点的距离
C 多晶硅中两个引线孔内侧的距离
D 多晶硅中两个引线孔外侧的距离
69、在做集成电路的多晶硅电容设计时，要计算每个电容的容值，那么电容的面积大小
是怎样计算的？（C）
A 第一层多晶硅的面积
B 第二层多晶硅的面积
C 二层多晶硅重叠后的面积
70、在做DRACULA 检查（DRC 或LVS）时，通常要用Vi 编辑命令修改DRC命令文件或LVS命令文件，一般我们只修改那两行？（B ，C）
A outdisk （错误输出信息的gds文件名）
B indisk ( 重新做过StreamOut 的gds文件名)
C Primary （top cell name ）
71、在集成电路加工制造中，通常所指前道工艺为：（A）
A、集成电路制造（晶圆加工）；
B、集成电路封装；
C、集成电路测试；
D、集成电路设计
72、NMOS是在阱形成的沟道的MOSFET晶体管。（B）
A、P阱，P沟；
B、P阱、N沟；
C、N阱、N沟；
D、N阱、P沟。
73、NMOS源漏的掺杂类型分别为：（C）
A、P+、P+；
B、P+，N+；
C、N+，N+；
D、N+，P+
74、在较先进的集成电路制造工艺中，通常采来实现掺杂。（B）
A、刻蚀；
B、离子注入；
C、光刻；
D、金属化。
75、现代集成电路制造工艺中，主流掺杂技术为：（D）
A、扩散；
B、化学机械抛光；
C、刻蚀；
D、离子注入。
76、集成电路生产中，金属薄膜的沉积通常采用：（A）
A、溅射物理气相沉积；
B、蒸发物理气相沉积；
C、等离子增强化学气相沉积；
D、低压化学气相沉积
77、在集成电路多层布线中，通常采用钨插销连接各层布线的最主要原因：（C）
A、钨的导电率比铝更低；
B、钨的刻蚀比铝更容易；
C、采用化学气相沉积法制备的钨具有更好的填孔能力；
D、钨与硅的接触性能更好。
78、在0.13um集成电路技术中，铜取代铝成为最主要的互连金属的主要原因是：（A）
A、铜具有更高的导电率；
B、铜具有更低的导电率；
C、铜更容易刻蚀加工；
D、铜具有更好热导率。
79、在大马士革铜工艺中，铜薄膜通常采用（C）方式获得：
A、物理气相沉积；
B、化学气相沉积；
C、电化学镀；
D、热氧化。
80、表面平垣化的方式有很多种，效果最好的方式是：（D）
A、Ar回蚀法；
B、PSG或BPSG的热回流；
C、SOG回蚀法；
D、化学机械抛光
四、简答
1.试简要叙述或画出模拟集成电路和数字集成电路的设计流程。
Analog：
Digital：
2. 中心对称是版图匹配中常用的技巧，请解释它是如何减少温度梯度的影响的？请再
举出三个版图匹配的原则。
若温度或扩散梯度如箭头所示，由此产生的对版图的影响如图所示。它对A 参数造成总偏移为
1.5? + 0.5? =2?
，对B 参数造成的总偏移为1?+1
?=2?。(表达出这层意思即可)。
版图匹配的几个原则：
1.要匹配的器件尽可能放在一起。
2.要匹配的器件同方向放置。
3.使用Dummy 器件。
4.要匹配的器件尽可能采用对称布图。
(答出3个即可)
3、室温下．本征锗的电阻率为94Ω·cm ，试求本征载流子浓度。若掺入锑杂质，使每106个锗原子中有一个杂质原子，计算室温下电子浓度和空穴浓度。设杂质全部电离。锗原子的浓度为 4.4×1022/cm 3，试求该掺杂锗材料的电阻率。设μn ＝3600cm 2/V ·s ，μp ＝1700cm 2／V ·s 且认为不随掺杂而变化。n i ＝2．5×1013/cm 3。 解：本征半导体的电阻率表达式为：
1
()i n p n q μμρ=+
则，1331
1.2510()i n p n cm q ρμμ-==?+
施主杂质原子浓度 226163(4.410)10 4.410D N cm --=??=?
故 1630 4.410D n N cm -==?
29300
3.5510i n p cm n -==? 其电阻率 201410n n
cm n q ρμ-==?Ωg 4、讨论N 型MOSFET 的工作原理
解答：a)栅上未加电压时，从源极到漏极相当于两个背靠背的pn 结，源漏仅存在反向漏电流，器件未导通，处于截止状态。
b)当栅上加足够大的正向电压时，中间MOS 结构出现反型，形成导电沟道。当加小的漏电压时，电子将通过源极流到漏极，沟道的作用相当于一个电阻，且漏电流与漏电压成正比，NMOS 器件工作在线性区。当漏电压增加时，沟道夹断，漏电流基本保持不变器件工作在饱和区。
5、启动Cadence Virtuoso 软件所需的三个基本文件是什么？
① ***.tf (即后缀名为tf 的文件)
② display.drf 文件 （即后缀名为drf 的文件）
③ cds.lib 文件
6、完成一个阶段的版图设计后，要做那两部分的检查？
答： DRC 和LVS 检查。
7、在较先进的CMOS 工艺中，为什么采用多层布线，请说明原因？
对于较先进的CMOS 工艺，随工艺特征尺寸的越来小，在单位面积所能集成的器件越来越多，采用原来的单层布线不能将所有的器件互连，所以采用多层布线，将布线从一层扩展到多层，从而实现所有电路和器件的互连。
8、0.13um 以下集成电路技术中，通常采用不着Cu 来替代铝做互连的原因是什么？
对于0.13um 以下的集成电路，由于集成电路越来越高，互连的RC 延迟越来越严重。为了降低互连的RC 延迟，则需降低互连线的电阻或电容。降低电阻可通过采用的导电率比铝更低的铜来完成，同时铜比铝具有更好抗电迁移率性能。所以，先进集成电路技术中，Cu 渐渐替代了铝，成为最好的互连材料。
9、假设有权限，采用ftp 连接IP 为192.168.1.100的机器，并将本机上的本目录下的1.txt 、
2.txt 、
3.txt 三个文件发送到这个机器中。写出命令列表。
ftp 192.168.1.100 mput 1.txt,2.txt,3.txt
10、试列出可以在Terminal 中显示文件内容的命令，假设本目录下的文件为123.txt 。（列出三个即可）
%vi 123.txt %more 123.txt %cat 123.txt
集成电路版图基础知识练习
一、填空 1.ls (填写参数)命令用于显示隐藏文件。（-a） 2.进入当前目录的父目录的命令为 (%cd ..) 3.查看当前工作目录的命令为：（%pwd） 4.目录/home//uuu已建立，当前工作目录为/home/，采用绝对路径进入/home//uuu 的命令为：（%cd /home//uuu） 5.假设对letter文件有操作权限，命令%chmod a+rw letter会产生什么结果：（对 所有的用户增加读写权限。） 6.显示当前时间的命令为：（%date） 7.打开系统管理窗口的命令为：（%admintool） 8.与IP地址为166.111.4.80的主机建立FTP连接的命令为：（%ftp 166.111.4.80 or %ftp %open 166.111.4.80） 9.建立FTP连接后，接收单个文件的命令为：（%get） 10.建立FTP连接后，发送多个文件的命令为：（%mput） 11.有一种称为0.13um 2P5M CMOS单井工艺, 它的特征线宽为______，互连层共有 _____层，其电路类型为_______。0.13um 7 CMOS 12.请根据实际的制造过程排列如下各选项的顺序： a.生成多晶硅 b.确定井的位置和大小 c.定义扩散区，生成源漏区 d.确定有源区的位置和大小 e.确定过孔位置 正确的顺序为：___ _________________。bdace 13.集成电路中的电阻主要有__________, ____________, _____________三种。井电 阻，扩散电阻，多晶电阻 14.为方便版图绘制，通常将Contact独立做成一个单元，并以实例的方式调用。若该 Contact单元称为P型Contact，由4个层次构成，则该四个层次分别为：_________，_________, _________, ___________. active, P+ diffusion, contact, metal. 15.CMOS工艺中，之所以要将衬底或井接到电源或地上，是因为 ___________________________________。报证PN结反偏，使MOS器件能够正常工 作。 16.版图验证主要包括三方面：________，__________，__________; 完成该功能的 Cadence工具主要有（列举出两个）：_________，_________。DRC, LVS, ERC, Diva, Dracula 17.造成版图不匹配的因数主要来自两个方面：一是制造工艺引起的，另一个是 __________;后者又可以进一步细分为两个方面：_______________， _____________。片上环境波动，温度波动，电压波动。 18.DRC包括几种常见的类型，如最大面积（Maximum Dimension），最小延伸（Minimum Extension），此外还有_________，_________，_________。最小间距，最小宽度，最小包围（Minimum Enclosure）。 19.减少天线效应的三种方法有：____________，____________，__________。插入二 极管，插入缓冲器，Jumper (或者，通过不同的金属层绕线)。 20.由于EDA工具的不统一，出现了各种不同的文件格式，如LEF, DEF等，业界公认 的Tape out的文件格式为 _______，它不可以通过文本编辑器查看，因为它是
集成电路版图设计师职业标准(试行)
集成电路版图设计师职业标准（试行） 一.、职业概况 1.1 职业名称集成电路版图设计师 1.2 职业定义 通过EDA 设计工具，进行集成电路后端的版图设计和验证，最终产生送交供集成电路制造用的GDSII 数据。 1.3 职业等级本职业共设四个等级，分别是版图设计员（职业资格四级）、助理版图设计师（职业资格三级）、版图设计师（职业资格二级）、高级版图设计师（职业资格一级）。 1.4 职业环境条件室内、常温 1.5 职业能力特征具有良好的电脑使用基础与较强的外语阅读能力；具备一定的半导体微电子基础理论。具有很强的学习能力。 1.6 基本文化程度理工科高等专科学历。 1.7 培训要求 1.7.1 培训期限全日制职业学校教育：根据其培养目标和教学计划确定。晋级培训 期限：版图设计员不少于240 标准学时；助理版图设计师不少于 240 标准学时；版图设计师不少于200 标准学时；高级版图设计师不少于180标准学时。 1.8 鉴定要求 1.8.1 适用对象从事或准备从事集成电路版图设计的人员。 1.8.2 申报条件以上各等级申报条件均参照“关于职业技能鉴定申报条件的暂行规 定” 1.8.3 鉴定方式分为理论知识考试和技能操作考核。技能操作考核采用上机实际操作 方式， 由3－ 5 名考评员组成考评小组，根据考生现场操作表现及实际操作输出结果，按统一标准评定得分。两项鉴定均采用100分制，皆达60 分及以上者为合格。 1.8.4 考评人员与考生 理论知识考试：平均15 名考生配一名考评员。技能操作考核：平均5－8 名考生配 1 名考评员。 1.8.5 鉴定时间 理论知识考试：设计员、助理设计师90 分钟，设计师、高级设计师120分钟。 技能操作考核：设计员、助理设计师90 分钟，设计师、高级设计师120分钟。 1.8.6 鉴定场地设备用于理论知识考试的标准教室；用于操作技能考试的场所：具有EDA 设计平台和网络教学系统等设备和软件，不少于20 个考位。
集成电路版图设计报告
北京工业大学集成电路板图设计报告 姓名：张靖维 学号：12023224 2015年 6 月 1日
目录 目录 (1) 1 绪论 (2) 1.1 介绍 (2) 1.1.1 集成电路的发展现状 (2) 1.1.2 集成电路设计流程及数字集成电路设计流程 (2) 1.1.3 CAD发展现状 (3) 2 电路设计 (4) 2.1 运算放大器电路 (4) 2.1.1 工作原理 (4) 2.1.2 电路设计 (4) 2.2 D触发器电路 (12) 2.2.1 反相器 (12) 2.2.2 传输门 (12) 2.2.3 与非门 (13) 2.2.4 D触发器 (14) 3 版图设计 (15) 3.1 运算放大器 (15) 3.1.1 运算放大器版图设计 (15) 3.2 D触发器 (16) 3.2.1 反相器 (16) 3.2.2 传输门 (17) 3.2.3 与非门 (17) 3.2.4 D触发器 (18) 4 总结与体会 (19)
1 绪论 随着晶体管的出现，集成电路随之产生，并极大地降低了电路的尺寸和成本。而由于追求集成度的提高，渐渐设计者不得不利用CAD工具设计集成电路的版图，这样大大提高了工作效率。在此单元中，我将介绍集成电路及CAD发展现状，本次课设所用EDA工具的简介以及集成电路设计流程等相关内容。 1.1介绍 1.1.1集成电路的发展现状 2014年，在国家一系列政策密集出台的环境下，在国内市场强劲需求的推动下，我国集成电路产业整体保持平稳较快增长，开始迎来发展的加速期。随着产业投入加大、技术突破与规模积累，在可以预见的未来，集成电路产业将成为支撑自主可控信息产业的核心力量，成为推动两化深度融合的重要基础。、 1.1.2集成电路设计流程及数字集成电路设计流程 集成电路设计的流程一般先要进行软硬件划分，将设计基本分为两部分：芯片硬件设计和软件协同设计。芯片硬件设计包括：功能设计阶段，设计描述和行为级验证，逻辑综合，门级验证（Gate-Level Netlist Verification），布局和布线。模拟集成电路设计的一般过程：电路设计，依据电路功能完成电路的设计；.前仿真，电路功能的仿真，包括功耗，电流，电压，温度，压摆幅，输入输出特性等参数的仿真；版图设计（Layout），依据所设计的电路画版图；后仿真，对所画的版图进行仿真，并与前仿真比较，若达不到要求需修改或重新设
集成电路版图设计论文
集成电路版图设计 班级12级微电子姓名陈仁浩学号2012221105240013 摘要：介绍了集成电路版图设计的各个环节及设计过程中需注意的问题，然后将IC版图设计与PCB版图设计进行对比，分析两者的差异。最后介绍了集成电路版图设计师这一职业，加深对该行业的认识。 关键词: 集成电路版图设计 引言: 集成电路版图设计是实现集成电路制造所必不可少的设计环节，它不仅关系到集成电路的功能是否正确，而且也会极大程度地影响集成电路的性能、成本与功耗。近年来迅速发展的计算机、通信、嵌入式或便携式设备中集成电路的高性能低功耗运行都离不开集成电路掩模版图的精心设计。一个优秀的掩模版图设计者对于开发超性能的集成电路是极其关键的。 一、集成电路版图设计的过程 集成电路设计的流程：系统设计、逻辑设计、电路设计（包括：布局布线验证）、版图设计版图后仿真（加上寄生负载后检查设计是否能够正常工作）。集成电路版图设计是集成电路从电路拓扑到电路芯片的一个重要的设计过程，它需要设计者具有电路及电子元件的工作原理与工艺制造方面的基础知识，还需要设计者熟练运用绘图软件对电路进行合理的布局规划，设计出最大程度体现高性能、低功耗、低成本、能实际可靠工作的芯片版图。集成电路版图设计包括数字电路、模拟电路、标准单元、高频电路、双极型和射频集成电路等的版图设计。具体的过程为： 1、画版图之前，应与IC 工程师建立良好沟通在画版图之前，应该向电路设计者了解PAD 摆放的顺序及位置，了解版图的最终面积是多少。在电路当中，哪些功能块之间要放在比较近的位置。哪些器件需要良好的匹配。了解该芯片的电源线和地线一共有几组，每组之间各自是如何分布在版图上的？ IC 工程师要求的工作进度与自己预估的进度有哪些出入？ 2、全局设计：这个布局图应该和功能框图或电路图大体一致,然后根据模块的面积大小进行调整。布局设计的另一个重要的任务是焊盘的布局。焊盘的安排要便于内部信号的连接，要尽量节省芯片面积以减少制作成本。焊盘的布局还应该便于测试，特别是晶上测试。 3、分层设计：按照电路功能划分整个电路，对每个功能块进行再划分，每一个模块对应一个单元。从最小模块开始到完成整个电路的版图设计，设计者需要建立多个单元。这一步就是自上向下的设计。 4、版图的检查： （1）Design Rules Checker 运行DRC，DRC 有识别能力，能够进行复杂的识别工作，在生成最终送交的图形之前进行检查。程序就按照规则检查文件运行，发现错误时，会在错误的地方做出标记，并且做出解释。
集成电路版图设计笔试面试大全
集成电路版图设计笔试面试大全 1. calibre语句 2. 对电路是否了解。似乎这个非常关心。 3. 使用的工具。 , 熟练应用UNIX操作系统和L_edit，Calibre, Cadence, Virtuoso, Dracula 拽可乐(DIVA),等软件进行IC版图 绘制和DRC，LVS，ERC等后端验证 4. 做过哪些模块 其中主要负责的有Amplifier，Comparator，CPM，Bandgap，Accurate reference，Oscillator，Integrated Power MOS，LDO blocks 和Pad，ESD cells以及top的整体布局连接 5. 是否用过双阱工艺。 工艺流程见版图资料 在高阻衬底上同时形成较高的杂质浓度的P阱和N阱，NMOS、PMOS分别做在这两个阱中，这样可以独立调节两种沟道MOS管的参数，使CMOS电路达到最优特性，且两种器件间距离也因采用独立的阱而减小，以适合于高密度集成，但是工艺较复杂。 制作MOS管时，若采用离子注入，需要淀积Si3N4，SiO2不能阻挡离子注入，进行调沟或调节开启电压时，都可以用SiO2层进行注入。 双阱CMOS采用原始材料是在P+衬底(低电阻率)上外延一层轻掺杂的外延层P-(高电阻率)防止latch-up效应(因为低电阻率的衬底可以收集衬底电流)。 N阱、P阱之间无space。
6. 你认为如何能做好一个版图,或者做一个好版图需要注意些什么需要很仔细的回答～答:一，对于任何成功的模拟版图设计来说，都必须仔细地注意版图设计的floorplan，一般floorplan 由设计和应用工程师给出，但也应该考虑到版图工程师的布线问题，加以讨论调整。总体原则是 模拟电路应该以模拟信号对噪声的敏感度来分类。例如，低电平信号节点或高阻抗节点，它们与输入信号典型相关，因此认为它们对噪声的敏感度很高。这些敏感信号应被紧密地屏蔽保护起来，尤其是与数字输出缓冲器隔离。高摆幅的模拟电路，例如比较器和输出缓冲放大器应放置在敏感模拟电路和数字电路之间。数字电路应以速度和功能来分类。显而易见，因为数字输出缓冲器通常在高速时驱动电容负载，所以应使它离敏感模拟信号最远。其次，速度较低的逻辑电路位于敏感模拟电路和缓冲输出之间。注意到敏感模拟电路是尽可能远离数字缓冲输出，并且最不敏感的模拟电路与噪声最小的数字电路邻近。 芯片布局时具体需考虑的问题，如在进行系统整体版图布局时，要充分考虑模块之间的走线，避免时钟信号线对单元以及内部信号的干扰。模块间摆放时要配合压焊点的分布，另外对时钟布线要充分考虑时延，不同的时钟信号布线应尽量一致，以保证时钟之间的同步性问题。而信号的走线要完全对称以克服外界干扰。 二(电源线和地线的布局问题
《超大规模集成电路设计》考试习题(含答案)完整版分析
1．集成电路的发展过程经历了哪些发展阶段？划分集成电路的标准是什么？ 集成电路的发展过程: ?小规模集成电路(Small Scale IC，SSI) ?中规模集成电路(Medium Scale IC，MSI) ?大规模集成电路(Large Scale IC，LSI) ?超大规模集成电路(Very Large Scale IC，VLSI) ?特大规模集成电路(Ultra Large Scale IC，ULSI) ?巨大规模集成电路(Gigantic Scale IC，GSI） 划分集成电路规模的标准 2．超大规模集成电路有哪些优点？ 1. 降低生产成本 VLSI减少了体积和重量等,可靠性成万倍提高,功耗成万倍减少. 2.提高工作速度 VLSI内部连线很短,缩短了延迟时间.加工的技术越来越精细.电路工作速度的提高,主要是依靠减少尺寸获得. 3. 降低功耗 芯片内部电路尺寸小,连线短,分布电容小,驱动电路所需的功率下降. 4. 简化逻辑电路 芯片内部电路受干扰小,电路可简化. 5.优越的可靠性 采用VLSI后，元件数目和外部的接触点都大为减少，可靠性得到很大提高。 6.体积小重量轻 7.缩短电子产品的设计和组装周期 一片VLSI组件可以代替大量的元器件,组装工作极大的节省,生产线被压缩,加快了生产速度. 3．简述双阱CMOS工艺制作CMOS反相器的工艺流程过程。 1、形成N阱 2、形成P阱 3、推阱 4、形成场隔离区 5、形成多晶硅栅 6、形成硅化物 7、形成N管源漏区 8、形成P管源漏区 9、形成接触孔10、形成第一层金属11、形成第一层金属12、形成穿通接触孔13、形成第二层金属14、合金15、形成钝化层16、测试、封装，完成集成电路的制造工艺 4．在VLSI设计中，对互连线的要求和可能的互连线材料是什么？ 互连线的要求 低电阻值：产生的电压降最小；信号传输延时最小（RC时间常数最小化） 与器件之间的接触电阻低 长期可靠工作 可能的互连线材料 金属（低电阻率），多晶硅（中等电阻率），高掺杂区的硅(注入或扩散)（中等电阻率）
集成电路版图设计软件LASI使用指南
集成电路版图设计软件----Lasi操作指南 梁竹关 云南大学信息学院电子工程系，zhgliang@https://www.360docs.net/doc/b618904348.html, 1 概述 Lasi是一个集成电路版图设计的软件，可以应用它来画出集成电路原理图、设计集成电路的版图。该软件支持层次设计的思想，上层设计目标可以调用下层设计好的对象，通过一级级（RANK）调用，最终设计出庞大复杂的集成电路版图。 一、软件功能模块 1、设置 （1）不同的图案代表不同物质层 （2）几何尺寸设置 2、输入图案 3、编辑图案 4、设计规则检查（DRC）检查 5、电气规则检查（ERC）LVS 6抽取电路及参数（用于后仿真） 二、下载与安装 进入网址https://www.360docs.net/doc/b618904348.html,/，发现LASI，如图2.1所示，点击它。 图2.1 LASI下载地址 下载后，双击图标LASI进行安装，如图2.2所示。
接着根据提示安装。 图2.3 安装步骤之一 安装成功后，在安装路径下新建一个子目录，并把图2.4所示的选项Copy到该子目录下， 并把Rules文件夹中的文件copy到该子目录下。
图2.4 copy文件三、按键与功能 （一）屏幕上方按键 1、视图 2、编辑 3、系统功能 （二）屏幕右方按键 四、图形文字输入与编辑 （一）图形文字输入
图3.1 Lasi及Attr的界面 如上图3.1所示Menu1和Menu2（按鼠标右键可以在Menu1和Menu2之间选择）提供图形文字输入及编辑等的按键。 1、用Attr按键设置表示器件和互联线的图形 设计集成电路版图时采用一些不同颜色、不同尺寸、不同填充线条的方框代表管子和边线，利用Attr选项可以改变各个表示层的颜色、大小、填充线条。如图3.1所示，CONT表示管子与METAL 1的连接孔。当打开Attr时，选中CONT后，用color选项改变表示CONT的方框颜色，用Fill改变CONT的填充线条类型，用Dash选项改变CONT方框边的线条类型。 PWEL表示P阱工艺中的P阱 NWEL表示N阱工艺中的N阱 ACTV表示有源区 PSEL表示P掺杂区 NSEL表示N掺杂区 POL1表示多晶硅，用做栅极； MET1表示第一层金属 VIA1表示第一层金属与第二层金属之间的连接孔 MET2表示第二层金属 假如Attr界面中的每一层物质层出现的都是0值，如下图3.2所示，用import选项把Lasi 包中给的版图或电路图拉到Lasi程序运行窗口中来就可以。
使用集成电路的基本知识详细版
文件编号：GD/FS-8265 （安全管理范本系列） 使用集成电路的基本知识 详细版 In Order To Simplify The Management Process And Improve The Management Efficiency, It Is Necessary To Make Effective Use Of Production Resources And Carry Out Production Activities. 编辑：_________________ 单位：_________________ 日期：_________________
使用集成电路的基本知识详细版 提示语：本安全管理文件适合使用于平时合理组织的生产过程中，有效利用生产资源，经济合理地进行生产活动，以达到实现简化管理过程，提高管理效率，实现预期的生产目标。，文档所展示内容即为所得，可在下载完成后直接进行编辑。 1．集成电路型号的识别 要全面了解一块集成电路的用途、功能、电特性，那必须知道该块集成电路的型号及其产地。电视、音响、录像用集成电路与其它集成电路一样，其正面印有型号或标记，从而根据型号的前缀或标志就能初步知道它是那个生产厂或公司的集成电路，根据其数字就能知道属哪一类的电路功能。例如 AN5620，前缀AN说明是松下公司双极型集成电路，数字“5620”前二位区分电路主要功能，“56”说明是电视机用集成电路，而70～76属音响方面的用途，30～39属录像机用电路。详细情况请
参阅部分生产厂集成电路型号的命名，但要说明，在实际应用中常会出现A4100，到底属于日立公司的HA、三洋公司的LA、日本东洋电具公司的BA、东芝公司的TA、南朝鲜三星公司的KA、索尼公司的CXA、欧洲联盟、飞利浦、莫托若拉等国的TAA、TCA、TDA的哪一产品？一般来说，把前缀代表生产厂的英文字母省略掉的集成路，通常会把自己生产厂或公司的名称或商标打印上去，如打上SONY，说明该集成电路型号是CXA1034，如果打上SANYO，说明是日本三洋公司的LA4100，C1350C 一般印有NEC，说明该集成电路是日本电气公司生产的uPC1350C集成电路。 有的集成电路型号前缀连一个字母都没有，例如东芝公司生产的KT－4056型存储记忆选台自动倒放
集成电路版图设计电路设计微电子工艺IC芯片笔试面试题目-----超全了
如对您有帮助，请购买打赏，谢谢您！ 集成电路设计基础（工艺、版图、流程、器件） 1、什么叫Latchup，如何预防闩锁效应?（仕兰、科广试题） Q1为一纵向PNP BJT, 基极(base)是nwell, 基极到集电极(collector)的增益可达数百倍；Q2是一横向的NPN BJT，基极为P substrate，到集电极的增益可达数十倍；Rwell是nwell的寄生电阻；Rsub是substrate电阻。 以上四元件构成可控硅（SCR）电路，当无外界干扰未引起触发时，两个BJT 处于截止状态，集电极电流是C-B的反向漏电流构成，电流增益非常小，此时Latch up不会产生。当其中一个BJT的集电极电流受外部干扰突然增加到一定值时，会反馈至另一个BJT，从而使两个BJT因触发而导通，VDD至GND（VSS）间形成低抗通路，Latch up由此而产生。 产生Latch up 的具体原因： ? 芯片一开始工作时VDD变化导致nwell和P substrate间寄生电容中产生足够的电流，当VDD变化率大到一定地步，将会引起Latch up。 ? 当I/O的信号变化超出VDD-GND（VSS）的范围时，有大电流在芯片中产生，也会导致SCR的触发。 ? E SD静电加压，可能会从保护电路中引入少量带电载子到well或substrate中，也会引起SCR的触发。 ? 当很多的驱动器同时动作，负载过大使power和gnd突然变化，也有可能打开SCR的一个BJT。 ? Well 侧面漏电流过大。 消除“Latch-up”效应的方法： 版图设计时： ①为减小寄生电阻Rs和Rw，版图设计时采用双阱工艺、多增加电源和地 接触孔数目，加粗电源线和地线，对接触进行合理规划布局，减小有害 的电位梯度； ②避免source和drain的正向偏压； ③使用Guard ring: P+ ring环绕nmos并接GND；N+ ring环绕pmos并接 VDD，一方面可以降低Rwell和Rsub的阻值，另一方面可阻止载流子到达BJT的基极。如果可能，可再增加两圈ring； ④Substrate contact和well contact应尽量靠近source,以降低Rwell和Rsub 的阻值； ⑤使nmos尽量靠近GND，pmos尽量靠近VDD，保持足够的距离在pmos 和nmos之间以降低引发SCR的可能； ⑥除在I/O处需采取防Latch up的措施外，凡接I/O的内部mos 也应圈 guard ring； ⑦I/O处尽量不使用pmos(nwell)。 工艺设计时： 降低寄生三极管的电流放大倍数：以N阱CMOS为例，为降低两晶体管的放大倍数，有效提高抗自锁的能力，注意扩散浓度的控制。为减小寄生PNP管的寄生电阻Rs，可在高浓度硅上外延低浓度硅作为衬底，抑制自锁效应。工艺上采用深阱扩散增加基区宽度可以有效降低寄生NPN管的放大倍数； 具体应用时：使用时尽量避免各种串扰的引入，注意输出电流不易过大。 器件外部的保护措施?低频时加限流电阻（使电源电流<30mA）?尽量减小电路中的电容值。（一般C<0.01μF）
集成电路版图设计调查报告
关于IC集成电路版图设计的调查报告 IC版图设计是指将前端设计产生的门级网表通过EDA设计工具进行布局布线和进行物理验证并最终产生供制造用的GDSII数据的过程，简单来说，是将所设计的电路转化为图形描述格式，即设计工艺中所需要的各种掩模板，而掩模板上的几何图形包括如下几层：n阱、有源区、多晶硅、n+和p+注入、接触孔以及金属层。 一. 版图设计流程 集成电路从60年代开始,经历了小规模集成,中规模集成,大规模集成,到目前的超大规模集成。单个芯片上已经可以制作含几百万个晶体管的一个完整的数字系统或数模混合的电子系统。在整个设计过程中,版图(layout)设计或者称作物理设计(physical design)是其中重要的一环。他是把每个原件的电路表示转换成集合表示,同时,元件间连接的线网也被转换成几何连线图形。概括说来，对于复杂的版图设计,一般分成若干个子步骤进行: 1.模块划分。为了将处理问题的规模缩小,通常把整个电路划分成若干个模块。版图规划和布局是为了每个模块和整个芯片选择一个好的布图方案。 2.布局布线。布局图应该和功能框图或者电路图大体一致，然后根据各个模块的面积大小进行调整，接着完成模块间的互连,并进一步优化布线结果。 3.版图压缩。压缩是布线完成后的优化处理过程，试图进一步减小芯片的占用面积。 4.版图检查。版图检查主要包括三个部分：1. Design Rules Checker（DR C）。DRC有识别能力，能够进行复杂的识别工作，在生成最终送交的图形之前进行检查，程序就会按照规则检查文件运行，发现错误时，会在错误的地方做出标记与解释。2. Electrical Rules Checker（ERC），它是用来检查线路短路，线路开路以及floating结点。ERC检查短路错误后，会将错误提示局限在最短的连接通路上。3. Layout Versus Schematic（LVS），LVS比较IC版图和原理图，报告版图连接和原理图的不一致，并进行修改直到版图与电路图完全一致为止。 5.版图修改。此时的工作主要包括检查Label是否正确，label所选的lay er是否正确；Power & Ground连接是否有问题，得到的files是否确实可靠，检查netlist中器件类型的命名是否规范等。
模拟集成电路基础知识整理
当GS V 恒定时，g m 与DS V 之间的关系 当DS V 恒定时，g m 、DS I 与GS V 之间的关系 通过对比可以发现，DS V 恒定时的弱反型区、强反型区、速度饱和区分别对应于当GS V 恒定时的亚阈值区、饱和区、线性区（三极管区）。 跨导g m 在线性区（三极管区）与DS V 成正比，饱和区与GS TH V V -成正比 DS g GS TH V V - 饱和区的跨导
NMOS 1、截止区条件：GS TH V V < 2、三极管区（线性区）条件：TH GD V V < 电压电流特性：()21 2DS n GS TH DS DS W I Cox V V V V L μ?????=-?- 3、饱和区条件：TH GD V V > 电压电流特性：()2 1 (1)2DS n GS TH DS W I Cox V V V L μλ= -+ 4、跨导: 就是小信号分析中的电流增益，D GS dI gm dV = () n GS TH W gm Cox V V L μ=- gm =2DS GS TH I gm V V = - 5、输出电阻就是小信号分析中的r0：10DS r I λ≈ PMOS 1、截止区GS THp V V > 2、三极管区（线性区）条件：THP DG V V < 电压电流特性：()21 2DS p GS TH DS DS W I Cox V V V V L μ?????=-? - 3、饱和区条件：THP DG V V > 电压电流特性：()2 1 (1)2DS p GS TH DS W I Cox V V V L μλ= -- 4、跨导和输出电阻与NMOS 管一样
集成电路基础工艺和版图设计测试试卷
集成电路基础工艺和版图设计测试试卷 （考试时间：60分钟，总分100分） 第一部分、填空题（共30分。每空2分） 1、NMOS是利用电子来传输电信号的金属半导体；PMOS是利用空穴来传输电信号的金属半导体。 2、集成电路即“IC”，俗称芯片，按功能不同可分为数字集成电路和模拟集成电路，按导电类型不同可分为 双极型集成电路和单极型集成电路，前者频率特性好，但功耗较大，而且制作工艺复杂，不利于大规模集成；后者工作速度低，但是输入阻抗高、功耗小、制作工艺简单、易于大规模集成。 3、金属(metal)—氧化物(oxid)—半导体(semiconductor)场效应晶体管即MOS管，是一个四端有源器件，其四端分别是栅 极、源极、漏极、背栅。 4、集成电路设计分为全定制设计方法和半定制设计方法，其中全定制设计方法又分为基于门阵列和标准单元 的设计方法，芯片利用率最低的是基于门阵列的设计方法。 第二部分、不定项选择题（共45分。每题3分，多选，错选不得分，少选得1分） 1、在CMOS集成电路中，以下属于常用电容类型的有（ABCD） A、MOS电容 B、双层多晶硅电容 C、金属多晶硅电容 D、金属—金属电容 2、在CMOS集成电路中，以下属于常用电阻类型的有（ABCD） A、源漏扩散电阻 B、阱扩散电阻 C、沟道电阻 D、多晶硅电阻 3、以下属于无源器件的是（CD ） A、MOS晶体管 B、BJT晶体管 C、POL Y电阻 D、MIM电容 4、与芯片成本相关的是（ABC） A、晶圆上功能完好的芯片数 B、晶圆成本 C、芯片的成品率 D、以上都不是 5、通孔的作用是（AB ） A、连接相邻的不同金属层 B、使跳线成为可能 C、连接第一层金属和有源区 D、连接第一层金属和衬底 6、IC版图的可靠性设计主要体现在（ABC）等方面，避免器件出现毁灭性失效而影响良率。 A、天线效应 B、闩锁（Latch up） C、ESD(静电泄放)保护 D、工艺角（process corner）分析 7、减小晶体管尺寸可以有效提高数字集成电路的性能，其原因是（AB） A、寄生电容减小，增加开关速度 B、门延时和功耗乘积减小 C、高阶物理效应减少 D、门翻转电流减小 8、一般在版图设计中可能要对电源线等非常宽的金属线进行宽金属开槽，主要是抑制热效应对芯片的损害。下面哪些做法符合宽金属开槽的基本规则？（ABCD） A、开槽的拐角处呈45度角，减轻大电流密度导致的压力 B、把很宽的金属线分成几个宽度小于规则最小宽度的金属线 C、开槽的放置应该总是与电流的方向一致 D、在拐角、T型结构和电源PAD区域开槽之前要分析电流流向 9、以下版图的图层中与工艺制造中出现的外延层可能直接相接触的是（AB）。 A、AA（active area） B、NW（N-Well） C、POLY D、METAL1
集成电路版图设计_实验三习题
实验三： 1、反相器直流工作点仿真 1）偏置电压设置：Vin=1V；Vdd=2V； 2）NMOS沟道尺寸设置：Wnmos= ；Lnmos= ； 3）PMOS沟道尺寸设置：设置PMOS的叉指数为3，每个叉指的宽度为变量wf；这样Wpmos=3*wf；设置wf=Wnmos；Lpmos= ； 4）直流工作点仿真结果：Ids= ；Vout= ；NMOS工作在工作区域；PMOS 工作在工作区域；该反相器的功耗为； 2、反相器直流工作点扫描设置 1）偏置电压设置：Vin=1V；Vdd=2V； 2）在直流仿真下设置Wnmos= ；Lnmos= ；扫描参数为PMOS的叉指宽度wf，扫描范围为到；扫描步长为；仿真输出wf为横坐标、Vout为纵坐标的波形曲线； 观察wf对Vout的影响； 3）在上述步骤的基础上，记录输出电压Vout=1V时对应的PMOS的叉指宽度wf= ； 3、扫描反相器的直流电压转移特性 1）在上述步骤的基础上，记录Ids= ；该反相器的功耗Pdc= ； 2）扫描参数为Vin，扫描电压范围为到；扫描步长为；仿真输出Vin为横坐标、Vout为纵坐标的波形曲线；观察Vin对Vout的转移特性；结合理论分析在转移特性曲线上标出A、B、C、D、E五个工作区域； 3）扫描参数为Vin，扫描电压范围为到；扫描步长为；仿真输出Vin为横坐标、Ids为纵坐标的波形曲线；观察Vin对Ids的转移特性；结合理论分析反相器的静态功耗和动态功耗； 4、仿真反相器的瞬态特性 1）为反相器设置负载电容为； 2）设置Vin为Vpluse信号源，高电平为；低电平为；Rise time= ；Fall time= ； 周期为； 3）设置瞬态仿真stop time= ；step= ；maxstep= ； 4）观察仿真结果，该反相器的传输延迟= ；
集成电路设计导论
集成电路设计与硅设计链概述 中关村益华软件技术学院陈春章艾霞李青青 摘要：当代计算机、电子通讯和各种多媒体技术需求的迅速发展，使得集成电路的设计规模已从几个晶体管发展到今天千万门的逻辑电路的设计，设计的复杂性也与日剧增，设计分工也渐趋明确。过去的五十年，集成电路产业经历了一次次的工艺技术革命和设计方法学的演变，逐渐形成了较为成熟的产业结构。以ASIC与SoC数字集成电路为例，芯片的设计往往依赖于IP厂商，晶圆生产商，设计库提供商及 EDA厂商的相互合作配合才能实现，本文拟对这样的合作配合模式-- 集成电路硅设计链和它的发展特点作一介绍。 IC Design and Silicon Design Chain Abstract: The demand and their rapid development of computers, electronic communication, and variety consumer & multimedia products have led to the IC design sizes from a few tens of transistors to one hundred million gates. The IC design itself has become more complex, the classification of design methods is becoming clearer. Due to the advancement of process technology and design methodology in the past half centuries, the infrastructure of IC industry has become mature. For successful design of an ASIC/SoC chip, it may rely on the close collaboration between the foundry, the library vendor, the IP provider and the EDA support. This short article introduces such collaboration model, namely, the silicon design chain and its evolving features. 1． IC设计概述 集成电路（IC）的发展从小规模集成电路（晶体管级），中、大规模集成电路（LSI）设计，到含几十万门逻辑电路的超大规模集成电路（VLSI）设计，直至当代数百万至数千万门逻辑电路的ASIC或SoC设计。集成电路设计也逐渐演变成集成系统设计。IC规模的增大，速度的提高都是建立在工艺进步的基础之上，制造工艺从微米级快速发展到亚微米级（sub-micron，即< 1 um）、深亚微米级(deep sub-micron, DSM)，而今已实现了65纳米（nm）制造工艺及产品的实现。20世纪末先进的0.25um工艺到了21世纪将会逐渐被认为是过时的技术。由于复杂的IC从设计到实现会滞后于工艺的发展，所以工程技术人员奋力于研究先进的设计工具、设计平台和设计方法，尤其注重于与晶圆生产商，设计库提供商，IP厂商及EDA厂商的合作配合。 集成电路设计按照其处理信号的特征可分为数字集成电路、模拟集成电路和数模混合集成电路设计。数字集成电路首选代表为CPU芯片和当代的ASIC/SoC芯片等，数模电路则主要用于通讯和无线传输电路，模拟电路主要应用于传输接口部分以及射频电路。 本文系根据作者于2004年9月28日为北京工业大学电子信息与控制工程学院研究生演讲整理扩充而成。
电子元件基础认识第三章：各种集成电路简介
电子元件基础认识第三章：各种集成电路简介 电子元件基础认识(三) ［作者：华益转贴自：本站原创点击数：7832 更新时间：2005-3-27 文章录入：华益］ 第三章：各种集成电路简介 第一节三端稳压IC ? ? 电子产品中常见到的三端稳压集成电路有正电压输出的78××系列和负电压输出的79××系列。故名思义，三端IC是指这种稳压用的集成电路只有三条引脚输出，分别是输入端、接地端和输出端。它的样子象是普通的三极管，TO-220的标准封装，也有9013样子的TO-92封装。 ? ? 用78/79系列三端稳压IC来组成稳压电源所需的外围元件极少，电路内部还有过流、过热及调整管的保护电路，使用起来可靠、方便，而且价格便宜。该系列集成稳压IC型号中的78或79后面的数字代表该三端集成稳压电路的输出电压，如7806表示输出电压为正6V，790 9表示输出电压为负9V。 ? ? 78/79系列三端稳压IC有很多电子厂家生产，80年代就有了，通常前缀为生产厂家的代号，如TA7805是东芝的产品，AN7909是松下的产品。（点击这里，查看有关看前缀识别集成电路的知识） ? ? 有时在数字78或79后面还有一个M或L，如78M12或79L24，用来区别输出电流和封装形式等，其中78L调系列的最大输出电流为10 0mA， 78M系列最大输出电流为1A，78系列最大输出电流为1．5A。它的封装也有多种，详见图。塑料封装的稳压电路具有安装容易、价格低廉等优点，因此用得比较多。 79系列除了输出电压为负。引出脚排列不同以外，命名方法、外形等均与78系列的相同。 ? ? 因为三端固定集成稳压电路的使用方便，电子制作中经常采用，可以用来改装分立元件的稳压电源，也经常用作电子设备的工作电源。电路图如图所示。 ? ? 注意三端集成稳压电路的输入、输出和接地端绝不能接错，不然容易烧坏。一般三端集成稳压电路的最小输入、输出电压差约为2V，否则不能输出稳定的电压，一般应使电压差保持在4-5V，即经变压器变压，二极管整流，电容器滤波后的电压应比稳压值高一些。 ? ? 在实际应用中，应在三端集成稳压电路上安装足够大的散热器（当然小功率的条件下不用）。当稳压管温度过高时，稳压性能将变差，
集成电路版图设计报告
集成电路版图设计实验报告 班级：微电子1302班 学号：1306090226 姓名：李根 日期：2016年1月10日
一：实验目的： 熟悉IC设计软件Cadence Layout Editor的使用方法，掌握集成电路原理图设计，原理图仿真以及版图设计的流程方法以及技巧。 二：实验内容 1.Linux常用命令及其经典文本编辑器vi的使用 ①：了解Linux操作系统的特点。 ②：熟练操作如何登录、退出以及关机。 ③：学习Linux常用的软件以及目录命令。 ④：熟悉经典编辑器vi的基本常用操作。 2.CMOS反相器的设计和分析 ①：进行cmos反相器的原理图设计。 ②：进行cmos反相器的原理图仿真。 ③：进行cmos反相器的版图设计。 3.CMOS与非门的设计和分析 ①：进行cmos与非门的原理图设计。 ②：进行cmos与非门的原理图仿真。 ③：进行cmos与非门的版图设计 4.CMOS D触发器的设计和分析 ①：进行cmosD触发器的原理图设计。 ②：进行cmosD触发器的原理图仿真。 ③：进行cmosD触发器的版图设计。 5.对以上的学习进行总结 ①：总结收获学习到的东西。 ②：总结存在的不足之处。 ③：展望集成电路版图设计的未来。 三：实验步骤（CMOS反相器） 1.CMOS反相器原理图设计 内容：首先建立自己的Library，建立一个原理图的cell，其次进行原理图通过调用库里面的器件来绘制原理图，然后进行检错及修正，具体操作如下：在Terminal视窗下键入icfb，打开CIW； Tool→Library Manager； File→New→Library； 在name栏填上Library名称； 选择Compile a new techfile； 键入～/0.6um.tf； File→New→Cell view,在cell name键入inv，tool选择schematic，单击OK； 点击Schematic视窗上的指令集Add→Instance，出现Add Instance视窗； 通过Browse analogLib库将要用到的元件添加进来；
集成电路版图设计笔试面试大全整理
1. calibre语句 2. 对电路是否了解。似乎这个非常关心。 3. 使用的工具。 熟练应用UNIX操作系统和L_edit，Calibre, Cadence, Virtuoso, Dracula拽可乐（DIVA）,等软件进行IC版图绘制和DRC，LVS，ERC等后端验证 4. 做过哪些模块 其中主要负责的有Amplifier，Comparator，CPM，Bandgap，Accurate reference，Oscillator，Integrated Power MOS，LDO blocks 和Pad，ESD cells以及top的整体布局连接 5. 是否用过双阱工艺。 工艺流程见版图资料 在高阻衬底上同时形成较高的杂质浓度的P阱和N阱，NMOS、PMOS分别做在这两个阱中，这样可以独立调节两种沟道MOS管的参数，使CMOS电路达到最优特性，且两种器件间距离也因采用独立的阱而减小，以适合于高密度集成，但是工艺较复杂。 制作MOS管时，若采用离子注入，需要淀积Si3N4，SiO2不能阻挡离子注入，进行调沟或调节开启电压时，都可以用SiO2层进行注入。 双阱CMOS采用原始材料是在P+衬底（低电阻率）上外延一层轻掺杂的外延层P-（高电阻率）防止latch-up效应(因为低电阻率的衬底可以收集衬底电流)。 N阱、P阱之间无space。 6. 你认为如何能做好一个版图？或者做一个好版图需要注意些什么需要很仔细的回答！ 答：一，对于任何成功的模拟版图设计来说，都必须仔细地注意版图设计的floorplan，一般floorplan 由设计和应用工程师给出，但也应该考虑到版图工程师的布线问题，加以讨论调整。总体原则是 模拟电路应该以模拟信号对噪声的敏感度来分类。例如，低电平信号节点或高阻抗节点，它们与输入信号典型相关，因此认为它们对噪声的敏感度很高。这些敏感信号应被紧密地屏蔽保护起来，尤其是与数字输出缓冲器隔离。高摆幅的模拟电路，例如比较器和输出缓冲放大器应放置在敏感模拟电路和数字电路之间。数字电路应以速度和功能来分类。显而易见，因为数字输出缓冲器通常在高速时驱动电容负载，所以应使它离敏感模拟信号最远。其次，速度较低的逻辑电路位于敏感模拟电路和缓冲输出之间。注意到敏感模拟电路是尽可能远离数字缓冲输出，并且最不敏感的模拟电路与噪声最小的数字电路邻近。 芯片布局时具体需考虑的问题，如在进行系统整体版图布局时，要充分考虑模块之间的走线，避免时钟信号线对