第6章-时序逻辑电路讲解
6 时序逻辑电路
6.1.1 已知一时序电路的状态表如表题6.1.1所示，A为输入信号，试作出相应的状态图。
解：由状态图的概念及已知的状态表，可画出对应的状态图，如图题解6.1.1所示。
6.1.2已知状态表如表题6.1.2所示，输入为X1X0，试作出相应的状态图。
解：根据表题6.1.2所示的状态表，作出对应的状态图如图题解6.1.2所示。
解：按图题6.1.3列出的状态表如表题解6.1.3所示。
6.1.5 图题6.1.5所示是某时序电路的状态图，设电路的初始状态为01，当序列A=100110（自左至右输入）时，求该
电路输出Z的序列。
解：由图题6.1.5所示的状态图可知，当初态为01，输入信号的序列A=100110时，该时序
电路将按图题解6.1.5所示的顺序改变状态，因而对应的输出序列为Z=011010。
6.1.6已知某时序电路的状态表如表题6.1.6所示，输入A，试画出它的状态图。如果电路的初始状态在b，输入信号A一次是0、1、0、1、1、1、1，试求出其相应的输出。
解：根据表题6.1.6所示的状态表，可直接画出与其对应的状态图，如图题解6.1.6（a）当从初态b开始，依次输入0、1、0、1、1、1、1信号时，该时序电路将按图题解6.1.6（b）所示的顺序改变状态，因而其对应的输出为1、0、1、0、1、0、1。
6.2 同步时序逻辑电路的分析
6.2.1 试分析图题6.2.1（a）所示时序电路，画出其状态表和状态图。设电路的初始状态为0，试画出6.2.1（b）所示波形作用下，Q和Z的波形图。
解：由所给电路图可写出该电路的状态方程和输出方程，分别为
1n n
Q A Q Z AQ
+=⊕=
其状态表如表题解6.2.1所示，状态图如图题解6.2.1（a ）所示，Q 和Z 的波形图如图题解6.2.1（b ）所示。
6.2.2 试分析图题6.2.2（a ）所示时序电路，画出其状态表和状态图。设电路的初始状态为0，画出在图题6.2.2（b ）所示波形作用下，Q 和Z 的波形图。 解：由所给电路可写出该电路的状态方程和输出方程
1()()n
n n
n
n
n
n
n
n n n Q ZQ ZQ AQ AQ Q AQ AQ Q AQ AQ A Z A Q
+=+=+++=+==⊕
其状态表如表题解6.2.2所示，状态图如图题解6.2.2（a ）所示，Q 和Z 的波形图如图题解6.2.2（b ）所示。
6.2.3试分析图题6.2.3所示时序电路，画出状态图。
解：由图题6.2.3所示电路写出其状态方程组和输出方程，分别为
110
101
0n n
n Q Q Q A
Z AQ Q ++===
其状态表如表题解6.2.3所示，状态图如图题解6.2.3所示。
6.2.4
分析图题6.2.4所示电路，写出它的激励方程组、状态方程组和输出方程，画出状
态表和状态图。
解：该电路的激励方程组为
001110
11
J Q K AQ J Q K ====
状态方程组为
1101
10
10110()
n
n n
n n
n
n
n
n n Q Q Q Q
Q Q AQ Q Q Q A ++==+=+
输出方程为
10Z
AQ Q =
根据状态方程组和输出方程可列出状态表，如表题解 6.2.4所示，状态图如图题解6.2.4所示。
6.2.5 分析图题6.2.5所示同步时序电路，写出各触发器的激励方程、电路的状态方程组和输出方程组，画出状态表和状态图。
解：由图题6.2.5所示电路可写出各触发器的激励方程为
001
101201
21
J A K AQ J AQ K A J A Q Q K ====== 该电路的状态方程组为
12012
110
110110
1
1
00()()
n
n n n n
n n n n n n
n
n n n n Q AQ Q Q Q AQ Q AQ A Q Q Q
AQ AQ Q A Q Q +++==+=+=+=+ 输出方程为
2Z
A Q =
根据状态方程组和输出方程列出该电路的状态表，如表题解 6.2.5所示，状态图如图题解6.2.5所示。
6.2.6 试画出图题6.2.6（a）所示时序电路的状态图，并画出对应于CP的Q1、Q0和输出Z 的波形，设电路的初始状态为00。
解：该电路中的激励方程组为
010110
11
J Q K J Q K ====
状态方程组和输出方程分别为
111010
1
0n
n
n n
n n Q Q Q Q
Q Q Z Q CP
++===
根据状态方程组和输出方程可列出该电路的状态表，如表题解6.2.6所示，状态图如图题解6.2.6（a ）所示。图题解6.2.6（b ）所示是Q 1、Q 0及Z 的波形图。
6.3 同步时序逻辑电路的设计
6.3.1 用JK触发器设计一同步时序电路，其状态如表题6.3.1所示。
解：所要设计的电路有4个状态，需要用两个JK触发器实现。
（1）列状态转换真值表和激励表
由表题6.3.1所示的状态表和JK触发器的激励表，可列出转换真值表和对各触发器的激励
信号，如表题解6.3.1所示、
（2） 求激励方程组和输出方程
由表题解6.3.1画出各触发器J 、K 端和电路输出端Y 的卡诺图，如图题解
6.3.1
（a ）所示。从而，得到化简得激励方程组。
00110
1J K J K A Q ====⊕
和输出方程
10Y Q Q =
根据激励方程组和输出方程可画出电路图，如图题解6.3.1（b ）所示。
方程组。
解：由图题6.3.2所示状态图可知，实现该同步时序需要用三个D 触发器。
（1） 根据状态图列出完全的状态转换真值表，如表题解6.3.2所示。其中，状态图中未包
含的状态为不出现的状态，其次态可用无关项×表示。
（2）画出3个触发器的激励信号D 2、D 1、D 0的卡诺图。由于D 触发器的特性方程为1n Q +
=D,
所以可由状态转换真值表直接画出这3个卡诺图，如图题解6.3.2所示。
（2） 由卡诺图得到最简激励方程组
20
1201
n
n n
D Q D Q D Q ===
6.3.3 试用上升沿触发的JK 触发器设计一同步时序电路，其状态图如图题6.3.3所示，要求电路使用的门电路最少。
解：图题6.3.3所示的状态图有00、01、10、11四个状态，可用两个上升沿触发的JK触发器实现。设两个触发器的输出为Q1、Q0,输入信号为A，输出信号为Y。
(1)根据图题6.3.3所示状态图和JK触发器的激励表，可直接列出相应的状态转换真值表
和激励信号，如表题解6.3.3所示。
（2）画出激励信号的卡诺图，如图题解6.3.3（a）所示。
（3）由卡诺图得到最简激励方程组
0010101
1
J A Q K AQ J AQ K AQ ?==??
==??
和输出方程
110Y AQ Q Q =+
（4）根据激励方程组和输出方程画出逻辑电路图，如图题解6.3.3（b ）所示。
6.4 异步时序逻辑电路的分析
6.4.1 一时序电路如图题6.4.1（a）所示，试画在CP作用下，Q0、Q1、Q2和Z端的波形，设各触发器的初态均为零。
解：图题6.4.1所示电路是异步时序电路。 （1）列出各逻辑方程组
①根据逻辑图列出各触发器时钟信号的逻辑表达式 0
12CP CP CP Q ==⊕
（当2Q =0时，对于每个CP 上升沿，011cp cp ==；当2Q =1时，对于每个CP 下降沿，
011cp cp ==）
2211(,1)CP Q Q cp ==对于上升沿
②输出方程
1Z Q =
③激励方程组
222
10
1091
111
J Q K J Q K J Q K ?==?
==??
==?
④状态方程组
1222222222222
1121111
0111111102
00
00
0000100
()()()n
n n n n n
n
n n n n n n
n
n
n n n n Q J Q K Q cp Q cp Q cp Q cp Q J Q K Q cp Q cp Q Q cp Q cp Q
J Q K Q cp Q cp Q Q cp Q cp +++=++=+=++=+=++=+
（2）列出状态表，画出状态图
根据状态方程组、输出方程及各触发器的CP 表达式可列出该电路的状态表，如表题解6.4.1所示。具体推导方法如下：由于022cp cp CP Q ==⊕，所以当Q 2=0时，对应于每个CP 上升沿，021cp cp ==；当Q 2=1时，对应于每个CP 下降沿，021cp cp ==。而cp 2对应于1
Q 上升沿，即对应于Q 1由1变0时为1。对表中的每一行，首先由10n n Q Q 推导出1110n n Q Q ++,然后根据Q 1是否从1跳变到0来确定cp 2是否为1，再决定12n Q +。最后，根据1Q 决定Z 。逐行
类推，得到完全状态表。然后根据表中状态的变化顺序，画出完全状态图，如图题解6.4.1
Q，故写入圆圈内。
（a）所示。由于输出Z值取决于
1
（3）画出波形图
可按状态图的变化顺序，画出Q2、Q1、Q0和Z对应于图题6.4.1（b）所示CP的波形图，如图题解6.4.1（b）所示。这里需要特别注意：因为CP0=CP1=CP⊕Q2，因此，要根据Q2的逻辑值正确确定状态变化所对应的CP脉冲沿。
6.4.2分析图题6.4.2所示时序电路[CP脉冲同图题6.4.1（b）]。
（1） 写出各触发器的CP 信号方程和激励方程。 （2） 写出电路的状态方程组和输出方程。 （3） 画出状态表及状态图。 （4） 画出电路的时序图。
解：（1）根据逻辑图写出各触发器的CP 信号表达式和激励方程组 ① 各触发器的时钟信号表达式
CP 0=CP 1=CP (对于每个CP 上升沿，cp 0=cp 1=1) CP 2=Q 0 (对于Q 0上升沿，cp 2=1) ② 激励方程组
00110121
1
J Q K J Q Q K ====
（2）写出电路的状态方程组和输出方程组 ①状态方程组
1222222222222
11211110111121110200000000100
()()()n
n n n n
n
n
n
n n n n n
n
n
n
n n n n Q J Q K Q cp Q cp Q cp Q cp Q J Q K Q cp Q cp Q Q Q cp Q cp Q J Q K Q cp Q cp Q Q cp Q cp +++=++=+=++=+=++=+
②输出方程 20Z
Q Q =
第6章_时序逻辑电路 课后答案
第六章 时序逻辑电路 【题 6.3】 分析图P6.3时序电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图，说明电路能否自启动。 Y 图P6.3 【解】驱动方程: 11323131233 J =K =Q J =K =Q J =Q Q ;K =Q ?? ??? 输出方程:3Y Q = 将驱动方程带入JK 触发器的特性方程后得到 状态方程为: n+11313131n 1 2121221n+1 3321 Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q +?=+=?=+=⊕??=? 电路能自启动。状态转换图如图A6.3 【题 6.5】 分析图P6.5时序电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图。A 为输入逻辑变量。 图A6.3
Y 图P6.5 【解】 驱动方程: 12 21212() D AQ D AQ Q A Q Q ?=??==+?? 输出方程: 21Y AQ Q = 将驱动方程带入JK 触发器的特性方程后得到状态方程为: n+1 12 n+1 212() Q AQ Q A Q Q ?=??=+?? 电路的状态转换图如图A6.5 1 图A6.5 【题 6.6】 分析图P6.6时序电路的逻辑功能，画出电路的状态转换图，检查电路能否自启动，说明电路能否自启动。说明电路实现的功能。A 为输入变量。
A Y 图P6.6 【解】驱动方程: 11221 1 J K J K A Q ==?? ==⊕? 输出方程: 1212Y AQQ AQQ =+ 将驱动方程带入JK 触发器的特性方程后得到状态方程为: n+111 n+1 212 Q Q Q A Q Q ?=??=⊕⊕?? 电路状态转换图如图A6.6。A ＝0时作二进制加法计数，A ＝1时作二进制减法计数。 01图A6.6 【题 6.7】 分析图P6.7时序电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图，说明电路能否自启动。
时序逻辑电路试题
第五章时序电路 一、选择题 1．同步计数器和异步计数器比较，同步计数器的显著优点是。 A.工作速度高 B.触发器利用率高 C.电路简单 D.不受时钟C P控制。 2．把一个五进制计数器与一个四进制计数器串联可得到进制计数器。 3．下列逻辑电路中为时序逻辑电路的是。 A.变量译码器 B.加法器 C.数码寄存器 D.数据选择器 4.N个触发器可以构成最大计数长度（进制数）为的计数器。 》 5.N个触发器可以构成能寄存位二进制数码的寄存器。 +1 6．五个D触发器构成环形计数器，其计数长度为。 7．同步时序电路和异步时序电路比较，其差异在于后者。 A.没有触发器 B.没有统一的时钟脉冲控制 C.没有稳定状态 D.输出只与内部状态有关 8．一位8421B C D码计数器至少需要个触发器。 [ 9.欲设计0，1，2，3，4，5，6，7这几个数的计数器，如果设计合理，采用同 步二进制计数器，最少应使用级触发器。 10．8位移位寄存器，串行输入时经个脉冲后，8位数码全部移入寄存器中。 11．用二进制异步计数器从0做加法，计到十进制数178，则最少需要个触发器。 12．某电视机水平-垂直扫描发生器需要一个分频器将31500H Z的脉冲转换为60H Z的脉冲，欲构成此分频器至少需要个触发器。
13．某移位寄存器的时钟脉冲频率为100K H Z ，欲将存放在该寄存器中的数左移8 位，完成该操作需要 时间。 μS μS μS [ 14.若用J K 触发器来实现特性方程为AB Q A Q n 1n +=+，则J K 端的方程为 。 =A B ，K =B A + =A B ，K =B A =B A +，K =A B =B A ，K =A B 15．要产生10个顺序脉冲，若用四位双向移位寄存器CT74LS194来实现，需要 片。 16．若要设计一个脉冲序列为10的序列脉冲发生器，应选用 个触发器。 二、判断题（正确打√，错误的打×） 1．同步时序电路由组合电路和存储器两部分组成。（ ） 2．组合电路不含有记忆功能的器件。（ ） ~ 3．时序电路不含有记忆功能的器件。（ ） 4．同步时序电路具有统一的时钟CP 控制。（ ） 5．异步时序电路的各级触发器类型不同。（ ） 6．环形计数器在每个时钟脉冲CP 作用时，仅有一位触发器发生状态更新。（ ） 7．环形计数器如果不作自启动修改，则总有孤立状态存在。（ ） 8．计数器的模是指构成计数器的触发器的个数。（ ） 9．计数器的模是指对输入的计数脉冲的个数。（ ） 10．D 触发器的特征方程Q n +1=D ，而与Q n 无关，所以，D 触发器不是时序电路。（ ） 11．在同步时序电路的设计中，若最简状态表中的状态数为2N ，而又是用N 级 触发器来实现其电路，则不需检查电路的自启动性。（ ） 12．把一个5进制计数器与一个10进制计数器串联可得到15进制计数器。（ ） < 13．同步二进制计数器的电路比异步二进制计数器复杂，所以实际应用中较少使 用同步二进制计数器。（ ） 14．利用反馈归零法获得N 进制计数器时，若为异步置零方式，则状态S N 只是 短暂的过渡状态，不能稳定而是立刻变为0状态。（ ）
第六章 时序逻辑电路(阎)
第六章时序逻辑电路
6.1 概述 一、时序逻辑电路的特点 1.功能上：任一时刻的输出不仅取决于该时刻的输入， 还与电路原来的状态有关。 例：串行加法器，两个多位数从低位到高位逐位相加 2. 电路结构上 ①一定包含存储电路 ②存储器状态和输入变量共同决 定输出.
二、时序电路的一般结构形式与功能描述方法
可以用三个方程组来描述：?????===),...,,,...,,(... ),...,,,,....,,() ,(21211212111l j l i q q q x x f y q q q x x x f y Q X F Y 输出方程?????===),...,,,,...,,(...),...,,,,...,,(),(21211212111l i k l i q q q x x x g z q q q x x x g z Q X F Y 驱动方程?????===+++) ,...,,,,...,,(...),...,,,,...,,() ,(2121121211111n l n n i l n l n l n n i n n n q q q z z z h q q q q z z z h q Q Z H Q 状态方程
三、时序电路的分类 1、同步时序电路与异步时序电路 同步：存储电路中所有触发器的时钟使用统一的cp, 触发器状态变化发生在同一时刻。 异步：没有统一的cp,触发器状态的变化有先有后。 2、Mealy 型和Moore 型 Mealy 型：Moore 型：仅取决于电路状态有关、与) Q (F Y Q X ) Q ,X (F Y ==
第6章-时序逻辑电路.
6 时序逻辑电路 6.1.1 已知一时序电路的状态表如表题6.1.1所示，A为输入信号，试作出相应的状态图。 解：由状态图的概念及已知的状态表，可画出对应的状态图，如图题解6.1.1所示。 6.1.2已知状态表如表题6.1.2所示，输入为X1X0，试作出相应的状态图。 解：根据表题6.1.2所示的状态表，作出对应的状态图如图题解6.1.2所示。
6.1.3已知状态图如图题6.1.3所示，试列出它的状态表。 解：按图题6.1.3列出的状态表如表题解6.1.3所示。 6.1.5 图题6.1.5所示是某时序电路的状态图，设电路的初始状态为01，当序列A=100110（自左至右输入）时，求该 电路输出Z的序列。 解：由图题6.1.5所示的状态图可知，当初态为01，输入信号的序列A=100110时，该时序 电路将按图题解6.1.5所示的顺序改变状态，因而对应的输出序列为Z=011010。
6.1.6已知某时序电路的状态表如表题6.1.6所示，输入A，试画出它的状态图。如果电路的初始状态在b，输入信号A一次是0、1、0、1、1、1、1，试求出其相应的输出。 解：根据表题6.1.6所示的状态表，可直接画出与其对应的状态图，如图题解6.1.6（a）当从初态b开始，依次输入0、1、0、1、1、1、1信号时，该时序电路将按图题解6.1.6（b）所示的顺序改变状态，因而其对应的输出为1、0、1、0、1、0、1。 6.2 同步时序逻辑电路的分析 6.2.1 试分析图题6.2.1（a）所示时序电路，画出其状态表和状态图。设电路的初始状态为0，试画出6.2.1（b）所示波形作用下，Q和Z的波形图。
第五章时序逻辑电路
第五章时序逻辑电路
第五章 触发器 本章教学目的、要求： 1. 掌握各种触发器的逻辑功能和工作原理。 2. 熟悉各种触发器的电路结构及动作特点。 3. 了解不同功能触发器之间的相互转换。 重点：触发器的逻辑功能和动作特点。 难点：触发器的不同电路结构及各自的动作特点。 第一节 概 述 触发器:(Flip-Flop)能存储一位二进制信号的基本单元。用FF 表示。 特点： 1．具有两个能自行保持的稳定状态，用来表示逻辑状态的0和1，或二进制数的0和1。 2．根据不同的输入信号可以置成 1 或 0 状态。 根据电路结构不同分为：基本RS 触发器、同步RS 触发器、主从触发器、边沿触发器。 按逻辑功能分：RSFF 、DFF 、JKFF 、TFF 等。 3．根据存储数据的原理不同分为：静态触发器和动态触发器。 第二节 SR 锁存器 一、电路结构与工作原理 1.电路结构和工作原理： 触发器的1状态：0,1='=Q Q 触发器的0状态：1,0='=Q Q ① 当R'D =0， S' D =1时，无论触发器原来处于什么状态，其次态一定为0，即Q =0，Q' =1，称触发器处于置0(复位)状态。 ② 当R'D =1，S'D =0时，无论触发器原来处于什么状态，其次态一定为1，即Q =1，Q'=0， S R 图形符号 Q Q ' D 'S D 'R 置位端 或置1 复位端 或 Q Q ' D 'S D 'R 电路结构
称触发器处于置1(置位)状态。 ③ 当R'D =1，S'D =1时，触发器状态不变，即Q *=Q ，称触发器处于保持(记忆)状态。 ④ 当R'D =0，S'D =0时，两个与非门输出均为1(高电平)，此时破坏了触发器的互补输出关系，而且当R'D 、S'D 同时从0变化为1时，由于门的延迟时间不一致，使触发器的次态不确定，即Q *=?，这种情况是不允许的。因此规定输入信号R'D 、S'D 不能同时为0，它们应遵循R'D + S'D =1的约束条件。 从以上分析可见，基本RS 触发器具有置0、置1和保持的逻辑功能，通常称S'D 为置1端或置位(SET)端，R'D 称为置0或复位(RESET)端，因此该触发器又称为置位—复位(SetReset)触发器或R D S D 触发器，其逻辑符号如上图所示。因为它是以R'D 和S'D 为低电平时被清0和置1的，所以称R'D 、S'D 低电平有效，且在图中输入端加有小圆圈。 2．逻辑功能的描述 ①特性表 用与非门构成的基本RSFF 也可用右表描述。 只需将表中的R'D 和S'D 看作是该触发器输入信号 ②特性方程： ③状态转换图：(简称状态图) *='+=D D D D R S Q R S Q R = 0 R = ×S =0S =× R =0 R = 1S = 0 置1 置0 不允许 保持
第5章 时序逻辑电路思考题与习题题解
思考题与习题题解 5-1填空题 （1）组合逻辑电路任何时刻的输出信号，与该时刻的输入信号有关；与电路原来所处的状态无关；时序逻辑电路任何时刻的输出信号，与该时刻的输入信号有关；与信号作用前电路原来所处的状态有关。 （2）构成一异步n2进制加法计数器需要 n 个触发器，一般将每个触发器接成计数或T’型触发器。计数脉冲输入端相连，高位触发器的 CP 端与邻低位Q端相连。 （3）一个4位移位寄存器，经过 4 个时钟脉冲CP后，4位串行输入数码全部存入寄存器；再经过 4 个时钟脉冲CP后可串行输出4位数码。 （4）要组成模15计数器，至少需要采用 4 个触发器。 5-2 判断题 （1）异步时序电路的各级触发器类型不同。（×）（2）把一个5进制计数器与一个10进制计数器串联可得到15进制计数器。（×）（3）具有 N 个独立的状态，计满 N 个计数脉冲后，状态能进入循环的时序电路，称之模N计数器。（√）（4）计数器的模是指构成计数器的触发器的个数。（×） 5-3 单项选择题 （1）下列电路中，不属于组合逻辑电路的是（D）。 A.编码器 B.译码器 C. 数据选择器 D. 计数器 （2）同步时序电路和异步时序电路比较，其差异在于后者( B )。 A.没有触发器 B.没有统一的时钟脉冲控制 C.没有稳定状态 D.输出只与内部状态有关 （3）在下列逻辑电路中，不是组合逻辑电路的有( D )。 A.译码器 B.编码器 C.全加器 D.寄存器 （4）某移位寄存器的时钟脉冲频率为100KHz，欲将存放在该寄存器中的数左移8位，完成该操作需要（B）时间。 A.10μS B.80μS C.100μS D.800ms （5）用二进制异步计数器从0做加法，计到十进制数178，则最少需要（ C ）个触发器。 A.6 B.7 C.8 D.10 （6）某数字钟需要一个分频器将32768Hz的脉冲转换为1HZ的脉冲，欲构成此分频器至少需要（B）个触发器。 A.10 B.15 C.32 D.32768 （7）一位8421BCD码计数器至少需要（B）个触发器。 A.3 B.4 C.5 D.10
第9章 时序逻辑电路部分习题解答
第9章时序逻辑电路习题解答 9.1 d R端和d S端的输入信号如题9.1图所示，设基本RS触发器的初始状态分别为1和0两种情况，试画出Q端的输出波形。 题9.1图 9.2 同步RS触发器的CP、R、S端的状态波形如题9.2图所示。设初始状态为0和1两种情况，试画出Q端的状态波形。 题9.2图 9.3 设主从型JK触发器的初始状态为0，J、K、CP端的输入波形如题9.3图所示。试画出Q端的输出波形（下降沿触发翻转）。 解： 9.4 设主从型JK触发器的初始状态为0，J、K、CP端输入波形如题9.4图所示。试画出Q端的输出波形（下降沿触发翻转）。如初始状态为1态，Q端的波形又如何？ 解：
第9章时序逻辑电路225 9.5 设维持阻塞型D触发器的初始状态为0，D端和CP端的输入波形如题9.5图所示，试画出Q端的输出波形（上升沿触发翻转）。如初始状态为1态，Q端的波形又如何？ 题9.3图 题9.4图题9.5图 9.6 根据CP时钟脉冲，画出题9.6图所示各触发器Q端的波形。（1）设初始状态为0；（2）设初始状态为1。（各输入端悬空时相当于“1”） 题9.6图
第9章时序逻辑电路 226 9.7 题9.7图所示的逻辑电路中，有J和K两个输入端，试分析其逻辑功能，并说明它是何种触发器。 题9.7图 9.8 根据题9.8图所示的逻辑图和相应的CP、d R、D的波形，试画出Q1和Q2端的输出波形。设初始状态Q1=Q2=0。 题9.8图
第9章 时序逻辑电路 227 9.9 试用4个D 触发器组成一个四位右移移位寄存器。设原存数码为“1101”，待存数码为“1001”。试列出移位寄存器的状态变化表。 9.10 在题9.10图所示的逻辑电路中，试画出Q 1和Q 2端的输出波形，时钟脉冲是一连续的方波脉冲。如果时钟脉冲频率是4000Hz ，那么 Q 1和Q 2波形的频率各为多少？设初始状态Q 1=Q 2=0。 9.11 题9.11图是用主从JK 触发器组成的8421码异步十进制计数器，试分析其计数功能。 题9.11图 题9.10图
第5章--时序逻辑电路习题解答
5-1 分析图5.77所示时序电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图和时序图。 CLK Z 图5.77 题 5-1图 解：从给定的电路图写出驱动方程为： 0012 10 21()n n n n n D Q Q Q D Q D Q ?=??=?? =?? e 将驱动方程代入D 触发器的特征方程D Q n =+1 ，得到状态方程为： 10012110 12 1()n n n n n n n n Q Q Q Q Q Q Q Q +++?=??=??=??e 由电路图可知，输出方程为 2 n Z Q = 根据状态方程和输出方程，画出的状态转换图如图题解5-1(a ）所示，时序图如图题解5-1(b ）所示。 题解5-1(a ）状态转换图
1 Q 2/Q Z Q 题解5-1(b ）时序图 综上分析可知，该电路是一个四进制计数器。 5-2 分析图5.78所示电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图。A 为输入变量。 Y A 图5.78 题 5-2图 解：首先从电路图写出驱动方程为： () 0110101()n n n n n D AQ D A Q Q A Q Q ?=? ?==+?? 将上式代入触发器的特征方程后得到状态方程 () 1011 10101()n n n n n n n Q AQ Q A Q Q A Q Q ++?=? ?==+?? 电路的输出方程为： 01n n Y AQ Q = 根据状态方程和输出方程，画出的状态转换图如图题解5-2所示
Y A 题解5-2 状态转换图 综上分析可知该电路的逻辑功能为： 当输入为0时，无论电路初态为何，次态均为状态“00”，即均复位； 当输入为1时，无论电路初态为何，在若干CLK 的作用下，电路最终回到状态“10”。 5-3 已知同步时序电路如图5.79(a)所示，其输入波形如图5.79 (b)所示。试写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图和时序图，并说明该电路的功能。 X (a) 电路图 1234CLK 5678 X (b)输入波形 图5.79 题 5-3图 解：电路的驱动方程、状态方程和输出方程分别为： 0010110001101101 1, ,n n n n n n n n n n J X K X J XQ K X Q X Q XQ X Q XQ Q XQ XQ XQ Y XQ ++?==??==???=+=?? ?=+=+?= 根据状态方程和输出方程，可分别做出11 10,n n Q Q ++和Y 的卡诺图，如表5-1所示。由此 做出的状态转换图如图题解5-3（a)所示，画出的时序图如图题解5-3（b ）所示。
最新数字电路第六章时序逻辑电路练习题CAO
第六章时序逻辑电路复习练习题 一、填空题： 1.构造一个模6计数器需要个状态，个触发器。构成一个1位十进制同步加法计数器至少需要（）个JK触发器，一个1位5进制同步加法计数器至少需要（）个JK触发器。 2.若要构成七进制计数器，最少用_________个触发器，它有______个无效状态。 3.构成一异步n2进制加法计数器需要 n 个触发器，一般将每个触发器接成计数或T’型触发器。计数脉冲输入端相连，高位触发器的 CP 端与邻低位Q端相连。 4. 一个4位移位寄存器，经过 4 个时钟脉冲CP后，4位串行输入数码全部存入寄存器；再经过 4 个时钟脉冲CP后可串行输出4位数码。 5. 要组成模15计数器，至少需要采用 4 个触发器。 6.按计数器中各触发器翻转时间可分为_同步计数器_，异步计数器_。 7. 74LS161是_a_（a.同步b.异步）二进制计数器。它具有_清除_，_置数__，_保持_和计数等四种功能。 8. 74LS290是__b__（a.同步b.异步）非二进制计数器。 9.在计数过程中，利用反馈提供置数信号，使计数器将指定数置入，并由此状态继续计数，可构成N进制计数器，该方法有_同步_置数和_异步置数两种。 10.将模为M和N的两片计数器a_（a.串接b.并接），可扩展成__M*N__进制的计数器。 二、选择题： 1、一个计数器的状态变化为：000 001 010 011 100 000，则该计数器是（ 2 ）进制（3 ）法计数器。 （1）4 （2）5 （3）加（4）减 2、用n个触发器构成计数器，可得到的最大计数长度为（ A ） A. 2n B.2n C.2n D.n 3、一块7490十进制计数器中,它含有的触发器个数是( A ) A. 4 B. 2 C. 1 D. 6 4.一位8421BCD码计数器至少需要（B）个触发器。 A.3 B.4 C.5 D.10 5、利用中规模集成计数器构成任意进制计数器的方法有( ABC ) A.复位法 B.预置数法 C.级联复位法 三．判断题 （1）异步时序电路的各级触发器类型不同。（×）（2）把一个5进制计数器与一个10进制计数器串联可得到15进制计数器。（×）（3）具有 N 个独立的状态，计满 N 个计数脉冲后，状态能进入循环的时序电路，称之模N计数器。（√） （4）计数器的模是指构成计数器的触发器的个数。（×）1、二进制加法计数器从0计数到十进制24时，需要5个触发器构成，有7个
六+时序逻辑电路知识要点
第五章 触发器知识要点 一、 触发器：能储存一位二进制信号的单元 二、 各类触发器逻辑符号、特性表、转换图和特性方程 SR ： n n Q R S Q +=+1 SR=0 JK ： n n n Q K Q J Q +=+1 D ： D Q n =+1 T ： n n n Q T Q T Q +=+1 T'： n n Q Q =+1 三、 各类触发器动作特点及波形图画法 SR 锁存器（基本RS 触发器）：S D 、R D 每一变化对输出均产生影响 SR 触发器（时钟控制RS 触发器）：在CP 高电平期间R 、S 变化对输出有影响 主从JK 触发器：在CP=1期间，主触发器状态随R 、S 变化。CP 下降沿，从触发器按主触发器状态翻 转。在CP=1期间，JK 一次变化现象。 边沿触发器：触发器的次态仅取决于CP （上升沿/下降沿）到达时输入信号状态。 四、 触发器转换 D 触发器和JK 触发器转换成T 和T ’触发器 JK 触发器转换成SR 触发器和T 触发器 六 时序逻辑电路知识要点 一、时序逻辑电路的组成特点： 1. 任一时刻的输出信号不仅取决于该时刻的输入信号，还和电路原状态有关。 2. 时序逻辑电路由组合逻辑电路和存储电路组成。 二、同步时序逻辑电路的分析方法（按步骤解题） 逻辑图→写出驱动方程→写出状态方程→写出输出方程→画出状态转换图 三、 典型时序逻辑电路 1. 数值寄存器及移位寄存器。多用D 触发器,74LS194 2. 用T 触发器构成的计数器。
构成加法计数器: 低位每次翻转，高位当低位全为1时翻转 构成减法计数器：低位每次翻转，高位当低位全为0时翻转 两种控制方式：控制CLK信号；控制T输入端。 3.集成计数器（掌握逻辑符号、功能表，清零和置数的方式） 4位同步二进制计数器74LS161：异步清0（低电平），同步置数，CP上升沿计数， 4位同步十进制计数器74LS160：同74LS161 同步十六进制加/减计数器74LS191：无清0端，只有异步预置端，功能表 双时钟同步十六进制加减计数器74LS193：有二个时钟CPU，CPD，异步置0（H），异步预置（L）四、时序逻辑电路的设计（按步骤解题） 1．用触发器组成同步计数器的设计方法及设计步骤 逻辑抽象→状态转换图→画出次态以及各输出的卡诺图→利用卡诺图求状态方程和驱动方程、输出方程→检查自启动（如不能自启动则应修改逻辑）→画逻辑图 2．用集成计数器组成任意进制计数器的方法 置0法：如果集成计数器有清零端，则可控制清零端来改变计数长度。 如果是异步清零端，则M进制计数器可用第M个状态译码产生控制信号控制清零端，如果是同步清零，则用第M-1个状态译码产生控制信号，产生控制信号时应注意清零端时高电平还是低电平。 置数法：控制预置端来改变计数长度。（预置数为0000） 如果异步预置，则用第M个状态译码产生控制信号 如果同步预置，则用第M-1个状态译码产生控制信号，也应注意预置端是高电平还是低电平。 多片级联时进位信号产生：有串行进位和并行进位二种方法 第六章时序逻辑电路 一、填空题 1、时序逻辑电路任何时刻的输出信号不仅取决于，而且还取决于。 2、时序逻辑电路逻辑功能的表示方法有、、、和四种。 3、进行时序逻辑电路的分析时，需要列出逻辑电路的一些方程式，这些方程式包括、、和。 4、用来记忆和统计输入CP脉冲个数的电路，称为。 5、用以存放二进制代码的电路称为。 6、具有存放数码和使数码逐位右移或左移的电路称为。 二、判断题 1、时序逻辑电路的特点是在任何时刻的输出不仅和输入有关，而且还取决于电路原来的状态。（） 2、时序逻辑电路由存储电路和触发器两部分组成。（） 3、为了记忆电路的状态，时序电路必须包含存储电路，存储电路通常以触发器为基本单元电路组成。（）
6第六章时序逻辑电路
第六章时序逻辑电路 一、选择题 1．同步计数器和异步计数器比较，同步计数器的显著优点是。 A.工作速度高 B.触发器利用率高 C.电路简单 D.不受时钟CP控制。 2．把一个五进制计数器与一个四进制计数器串联可得到进制计数器。 A.4 B.5 C.9 D.20 3．下列逻辑电路中为时序逻辑电路的是。 A.变量译码器 B.加法器 C.数码寄存器 D.数据选择器 4. N个触发器可以构成最大计数长度（进制数）为的计数器。 A.N B.2N C.N2 D.2N 5. N个触发器可以构成能寄存位二进制数码的寄存器。 A.N-1 B.N C.N+1 D.2N 6．五个D触发器构成环形计数器，其计数长度为。 A.5 B.10 C.25 D.32 7．同步时序电路和异步时序电路比较，其差异在于后者。 A.没有触发器 B.没有统一的时钟脉冲控制 C.没有稳定状态 D.输出只与内部状态有关 8．一位8421BCD码计数器至少需要个触发器。 A.3 B.4 C.5 D.10 9.欲设计0，1，2，3，4，5，6，7这几个数的计数器，如果设计合理，采用同步二进制计数器，最少 应使用级触发器。 A.2 B.3 C.4 D.8 10．8位移位寄存器，串行输入时经个脉冲后，8位数码全部移入寄存器中。 A.1 B.2 C.4 D.8 11．用二进制异步计数器从0做加法，计到十进制数178，则最少需要个触发器。 A.2 B.6 C.7 D.8 E.10 12．某电视机水平-垂直扫描发生器需要一个分频器将31500H Z的脉冲转换为60H Z的脉冲，欲构成此分频器至少需要个触发器。 A.10 B.60 C.525 D.31500 13．某移位寄存器的时钟脉冲频率为100KH Z，欲将存放在该寄存器中的数左移8位，完成该操作需要时间。
第6章_时序逻辑电路 课后答案
第六章 时序逻辑电路 【题 】 分析图时序电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图，说明电路能否自启动。 Y 图P6.3 【解】驱动方程: 11323131233 J =K =Q J =K =Q J =Q Q ;K =Q ?? ??? 输出方程:3Y Q = 将驱动方程带入JK 触发器的特性方程后得到 状态方程为: n+11313131n 1 2121221n+1 3321 Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q +?=+=?=+=⊕??=? 电路能自启动。状态转换图如图 【题 】 分析图时序电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图。A 为输入逻辑变量。 图A6.3
Y 图P6.5 $ 【解】 驱动方程: 12 21212() D AQ D AQ Q A Q Q ?=??==+?? 输出方程: 21Y AQ Q = 将驱动方程带入JK 触发器的特性方程后得到状态方程为: n+1 12 n+1 212() Q AQ Q A Q Q ?=??=+?? 电路的状态转换图如图 1 图A6.5 【题 】 分析图时序电路的逻辑功能，画出电路的状态转换图，检查电路能否自启动，说明电路能否自启动。说明电路实现的功能。A 为输入变量。
A Y 图P6.6 【解】驱动方程: 11221 1 J K J K A Q ==?? ==⊕? ~ 输出方程: 1212Y AQ Q AQ Q =+ 将驱动方程带入JK 触发器的特性方程后得到状态方程为: n+111 n+1 21 2 Q Q Q A Q Q ?=??=⊕⊕?? 电路状态转换图如图。A ＝0时作二进制加法计数，A ＝1时作二进制减法计数。 01图A6.6 【题 】 分析图时序电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图，说明电路能否自启动。
第5章时序逻辑电路思考题与习题题解
思考题与习题题解 5-1 填空题 （1）组合逻辑电路任何时刻的输出信号，与该时刻的输入信号有关；与电路原来所处的状态无关；时序逻辑电路任何时刻的输出信号，与该时刻的输入信号有关；与信号作用前电路原来所处的状态有关。 （2）构成一异步n2进制加法计数器需要 n 个触发器，一般将每个触发器接成计数或T’型触发器。计数脉冲输入端相连，高位触发器的 CP 端与邻低位Q端相连。 （3）一个4位移位寄存器，经过 4 个时钟脉冲CP后，4位串行输入数码全部存入寄存器；再经过 4 个时钟脉冲CP后可串行输出4位数码。 （4）要组成模15计数器，至少需要采用 4 个触发器。 5-2 判断题 （1）异步时序电路的各级触发器类型不同。（×）（2）把一个5进制计数器与一个10进制计数器串联可得到15进制计数器。（×）（3）具有 N 个独立的状态，计满 N 个计数脉冲后，状态能进入循环的时序电路，称之模N计数器。（√） （4）计数器的模是指构成计数器的触发器的个数。（×） 5-3 单项选择题 （1）下列电路中，不属于组合逻辑电路的是（D）。 A.编码器 B.译码器 C. 数据选择器 D. 计数器 （2）同步时序电路和异步时序电路比较，其差异在于后者( B )。 A.没有触发器 B.没有统一的时钟脉冲控制 C.没有稳定状态 D.输出只与内部状态有关 （3）在下列逻辑电路中，不是组合逻辑电路的有( D )。 A.译码器 B.编码器 C.全加器 D.寄存器 （4）某移位寄存器的时钟脉冲频率为100KHz，欲将存放在该寄存器中的数左移8位，完成该操作需要（B）时间。 μS μS μS （5）用二进制异步计数器从0做加法，计到十进制数178，则最少需要（ C ）个触发器。 （6）某数字钟需要一个分频器将32768Hz的脉冲转换为1HZ的脉冲，欲构成此分频器至少需要（B）个触发器。
第5章时序逻辑电路习题解答
CLK Z 图 题 5-1图 解：从给定的电路图写出驱动方程为： 0012 10 21()n n n n n D Q Q Q D Q D Q ?=??=??=?? e 将驱动方程代入D 触发器的特征方程D Q n =+1 ，得到状态方程为： 10012110 121()n n n n n n n n Q Q Q Q Q Q Q Q +++?=??=??=?? e 由电路图可知，输出方程为 2 n Z Q = 根据状态方程和输出方程，画出的状态转换图如图题解5-1(a ）所示，时序图如图题解5-1(b ）所示。 题解5-1(a ）状态转换图
1 Q 2/Q Z Q 题解5-1(b ）时序图 综上分析可知，该电路是一个四进制计数器。 5-2 分析图所示电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图。A 为输入变量。 Y A 图 题 5-2图 解：首先从电路图写出驱动方程为： () 0110101()n n n n n D AQ D A Q Q A Q Q ?=? ?==+?? 将上式代入触发器的特征方程后得到状态方程 () 1011 10101()n n n n n n n Q AQ Q A Q Q A Q Q ++?=? ?==+?? 电路的输出方程为：
01n n Y AQ Q 根据状态方程和输出方程，画出的状态转换图如图题解5-2所示 Y A 题解5-2 状态转换图 综上分析可知该电路的逻辑功能为： 当输入为0时，无论电路初态为何，次态均为状态“00”，即均复位； 当输入为1时，无论电路初态为何，在若干CLK 的作用下，电路最终回到状态“10”。 5-3 已知同步时序电路如图(a)所示，其输入波形如图 (b)所示。试写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图和时序图，并说明该电路的功能。 X (a) 电路图 1234CLK 5678 X (b)输入波形 图 题 5-3图 解：电路的驱动方程、状态方程和输出方程分别为：
数字电路与逻辑设计习题_6第六章时序逻辑电路
第六章时序逻辑电路 一、选择题 1．同步计数器和异步计数器比较，同步计数器的显著优点是 。 A.工作速度高 B.触发器利用率高 C.电路简单 D.不受时钟CP 控制。 2．把一个五进制计数器与一个四进制计数器串联可得到 进制计数器。 3．下列逻辑电路中为时序逻辑电路的是 。 A.变量译码器 B.加法器 C.数码寄存器 D.数据选择器 4. N 个触发器可以构成最大计数长度（进制数）为 的计数器。 5. N 个触发器可以构成能寄存 位二进制数码的寄存器。 +1 6．五个D 触发器构成环形计数器，其计数长度为 。 7．同步时序电路和异步时序电路比较，其差异在于后者 。 A.没有触发器 B.没有统一的时钟脉冲控制 C.没有稳定状态 D.输出只与内部状态有关 8．一位8421BCD 码计数器至少需要 个触发器。 9.欲设计0，1，2，3，4，5，6，7这几个数的计数器，如果设计合理，采用同步二进制计数器，最少应使用 级触发器。 10．8位移位寄存器，串行输入时经 个脉冲后，8位数码全部移入寄存器中。 11．用二进制异步计数器从0做加法，计到十进制数178，则最少需要 个触发器。 12．某电视机水平-垂直扫描发生器需要一个分频器将31500H Z 的脉冲转换为60H Z 的脉冲，欲构成此分频器至少需要 个触发器。 13．某移位寄存器的时钟脉冲频率为100KH Z ，欲将存放在该寄存器中的数左移8位，完成该操作需要 时间。 μS μS μS 14.若用JK 触发器来实现特性方程为AB Q A Q n 1n +=+，则JK 端的方程为 。 =AB ，K=B A + =AB ，K=B A =B A +，K=AB =B A ，K=AB 15．要产生10个顺序脉冲，若用四位双向移位寄存器CT74LS194来实现，需要 片。 16．若要设计一个脉冲序列为10的序列脉冲发生器，应选用 个触发器。
第五章时序逻辑电路
第五章时序逻辑电路 教学目标、要求：掌握时序逻辑电路的概念；熟练掌握时序逻辑电路的分析与设计方法；熟练掌握计数器、寄存器和存储器的原理；掌握反馈归零、置数法构成N进制计数器；掌握RAM、ROM、PLD、CPLD的功能及使用方法；了解其电路结构和工作原理，了解FPLA的阵列结构与编程方法。 内容提要：时序电路的基本分析与设计方法；计数器；寄存器和存储器；可编程逻 辑器件。 重点、难点：同步时序电路的一般分析方法；计数器的一般分析方法；；用集成计数器构成N进制计数器；寄存器的工作原理。 教学方法：启发式、讨论式、探究时，理论、实验和实际应用有机结合。 教学学时：12学时 概述 一、时序电路的特点 组合逻辑电路基本单元是门电路，没有记忆功能； 时序逻辑电路——电路任何一个时刻的输出状态不仅取决于当时的输入信号，还与电路的原状态有关。时序电路中必须含有具有记忆能力的存储器件。 时序电路结构框图如图5.1所示。 图5.1 时序逻辑电路结构方框图 时序逻辑电路由组合电路和存储电路两部分构成。 二、时序电路逻辑功能的表示方法 时序电路的逻辑功能可用逻辑表达式、状态表、卡诺图、状态图、时序图和逻辑图6种方式表示，这些表示方法在本质上是相同的，可以互相转换。 ? ? ? ?? ? ? = = = = = = +t k Q Q Q W W W H Q r j Q Q Q X X X G W m i Q Q Q X X X F Y n q n n r k n k n q n n p j j n q n n p i i , ,2,1 ) , , , ; , , , ( , ,2,1 ) , , , ; , , , ( , ,2,1 ) , , , ; , , , ( 2 1 2 1 1 2 1 2 1 2 1 2 1 Λ Λ Λ Λ Λ Λ Λ Λ Λ 输出方程、激励方程、状态方程
第五章 同步时序逻辑电路的习题 数字逻辑
第五章 同步时序逻辑电路的习题 一、基本知识点 1、时序逻辑电路的一般结构 特点：a 、有存储电路（记忆元件）；有组合电路（特殊时可没有） b 、包含反馈电路，电路功能与“时序”相关 c 、输出不仅与输入（X ）有关，而且与存储状态（Y ）有关 分类：（1）Mealy 型 Z ＝F （X ，Q ） 输出是电路的输入和现态的函数（注意输出与输入有直接关系） （2）Moore 型 Z ＝F （Q ） 输出仅仅是电路现态的函数（注意输出与输入没有直接关系） 同步时序逻辑电路：各触发器共用同一时钟信号，即电路中各触发器状态的转换时刻在统一时钟信号控制下同步发生。 异步时序逻辑电路：电路没有统一的时钟信号对状态变化进行同步控制，输入信号的变化将直接引起电路状态的变化。 //本课程将较少讨论异步时序逻辑电路 2、同步时序逻辑电路的描述 注意：任一个同步时序逻辑电路的结构和功能可用3组函数表达式完整地描述。 （1）激励函数表达式：存储电路输入Y 与电路输入X 和现态Q 之间的关系 Y ＝F （X ，Q ） //现态Q 就是上图存储电路原始的输出y k （2）次态函数表达式：电路的次态Q n+1与激励函数Y 和现态Q 之间关系 Q n+1＝F （Y ，Q ） //次态Q n+1就是上图存储电路再次触发后的输出y k n+1 （3）输出函数表达式：电路的输出Z 和输入X 和当前现态Q 的关系 Mealy 型 Z ＝F （X ，Q ） Moore 型 Z ＝F （Q ） 输入信号 输出信号 X 1 X 2 X n Z 1 Z 2 Z m y s 过去输入 现态 现在输入 ｝ 输出 输出 所有输入 现态
第6章_时序逻辑电路课后答案
第六章 时序逻辑电路 【题 】 分析图时序电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图，说明电路能否自启动。 Y 图P6.3 【解】驱动方程: 11323131233 J =K =Q J =K =Q J =Q Q ;K =Q ?? ??? 输出方程:3Y Q = 将驱动方程带入JK 触发器的特性方程后 得到状态方程为: n+11313131n 1 2121221n+1 3321 Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q +?=+=?=+=⊕??=? 电路能自启动。状态转换图如图 【题 】 分析图时序电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图。A 为输入逻辑变量。 图A6.3
Y 图P6.5 【解】 驱动方程: 12 21212() D AQ D AQ Q A Q Q ?=??==+?? 输出方程: 21Y AQ Q = 将驱动方程带入JK 触发器的特性方程后得到状态方程为: n+1 12 n+1 212() Q AQ Q A Q Q ?=??=+?? 电路的状态转换图如图 1 图A6.5 【题 】 分析图时序电路的逻辑功能，画出电路的状态转换图，检查电路能否自启动，说明电路能否自启动。说明电路实现的功能。A 为输入变量。
A Y 图P6.6 【解】驱动方程: 11221 1 J K J K A Q ==?? ==⊕? 输出方程: 1212Y AQ Q AQ Q =+ 将驱动方程带入JK 触发器的特性方程后得到状态方程为: n+111 n+1 2 12 Q Q Q A Q Q ?=??=⊕⊕?? 电路状态转换图如图。A ＝0时作二进制加法计数，A ＝1时作二进制减法计数。 01图A6.6 【题 】 分析图时序电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图，说明电路能否自启动。
第五章 时序逻辑电路
第五章时序逻辑电路-单元测验 返回 已经超过规定的测试次数或提交截止时间已过。你可以作为自我学习进行测验，但提交的结果将无法获得学分。 1 单选(2分) 同步计数器是指的计数器。 得分/总分 ? A. 可用前级的输出做后级触发器的时钟 ? B. 各触发器时钟端连在一起，统一由系统时钟控制 ? C. 由同类触发器构成 ? D. 可用后级的输出做前级触发器的时钟 正确答案：B你没选择任何选项 2 单选(2分) 下图为74LS161和7485组成的计数分频电路，则该计数器的模值为。
得分/总分 ? A. 8 ? B. 5 ? C. 7 ? D. 6 正确答案：D你没选择任何选项 解析： D、计数状态从‘0110’->‘1011’ 3 单选(2分) 下图所示电路的逻辑功能描述正确的是（设各触发器初态为0）。 得分/总分 ? A. 16相节拍脉冲产生器，且易产生竞争-冒险现象。
? B. 8相顺序脉冲产生器，且易产生竞争-冒险现象。 ? C. 8相顺序脉冲产生器，不易产生竞争-冒险现象。 ? D. 16相节拍脉冲产生器，不易产生竞争-冒险现象。 正确答案：C你没选择任何选项 4 单选(2分) 下图所示电路的逻辑功能描述正确的是（设各触发器初态为0）。 得分/总分 ? A. 每来5个时钟脉冲L亮一次，即模5计数器电路，且有自启动能力。 ? B. 每来7个时钟脉冲L亮一次，即模7计数器电路，但无法自启动。 ? C.
每来4个时钟脉冲L亮一次，即模4计数器电路，且有自启动能力。 ? D. 每来6个时钟脉冲L亮一次，即模6计数器电路，但无法自启动。 正确答案：A你没选择任何选项 5 单选(2分) 由10级触发器构成的二进制计数器，其最大模值为。 得分/总分 ? A. 20 ? B. 1024 ? C. 10 ? D. 1000 正确答案：B你没选择任何选项 6 单选(2分) 可以用来实现并/串转换和串/并转换的器件是。 得分/总分 ? A. 存储器 ?
第六章 时序逻辑电路典型例题分析
第六章时序逻辑电路典型例题分析 第一部分：例题剖析 触发器分析 例1在教材图6.1所示的基本RS触发器电路中，若?R、?S 的波形如图P6.1（a）和（b），试分别画出对应的Q和?Q端的波形。 解：基本RS触发器，当?R、?S同时为0时，输出端Q、?Q均为1，当?R=0、?S=1时，输出端Q为0、?Q为1，当?R=?S=1时，输出保持原态不变，当?R=1、?S=0时，输出端Q为1、?Q为0，根据给定的输入波形，输出端对应波形分别见答图P6.1（a）和（b）。需要注意的是，图（a）中，当?R、?S同时由0（见图中t1）变为1时，输出端的状态分析时不好确定（见图中t2），图中用虚线表示。 例2 在教材图6.2.3（a）所示的门控RS触发器电路中，若输入S 、R和E的波形如图P6.2（a）和（b），试分别画出对应的输出Q和?Q端的波形。 解：门控RS触发器，当E=1时，实现基本RS触发器功能，即：R=0（?R=1）、S=1
（?S=0）， 输出端Q为1、?Q为0；R=1（?R=0）、S=0（?S=1）输出端Q为0、?Q为1；当E=0时，输出保持原态不变。输出端波形见答图P6.2。 例3在教材图6.2.5所示的D锁存器电路中，若输入D、E的波形如图P6.3（a）和（b）所示，试分别对应地画出输出Q和Q端的波形。 解：D锁存器，当E=1时，实现D锁存器功能，即：Q n+1=D，当E=0时，输出保持原态不变。输出端波形见答图P6.3。 例4在图P6.4（a）所示的四个边沿触发器中，若已知CP、A、B的波形如图（b）所示，试对应画出其输出Q端的波形。设触发器的初始状态均为0。