数字逻辑电路设计-多功能数字钟要点

数字逻辑电路设计-多功能数字钟

多功能数字钟

摘要：实验作品名为多功能数字钟，具有校时、清零、保持、整点报时、闹钟五大功能。整个实验以QuartusII 7.0为软件设计基础，结合Altera公司研发的Cyclone系列可编程逻辑器件工具箱进行实际测试。整个数字钟的开发完全遵照自顶向下的设计方法，这个设计因为该方法可移植性强、逻辑符合一般规律、可多人共做等优点而得以为设计人员省去大量时间和精力。

本作品在防抖动电路和蜂鸣器鸣响时长控制上拥有一定的自主创新性和理论证明，同时由于整个设计过程当中适当地对每个器件进行了有机的封装，所以电路图的逻辑关系较为清晰。现在数字钟因其在日常生活生产中的作用而成为可盈利的商品，在金钱的驱动下数字钟的设计方法与本实验作品相比功能和效率上都有非常大的提升，故本实验的目的在于让设计者充分了解数字逻辑电路设计的流程和具体软件的使用方法。

关键词：数字钟，可编程逻辑器件，防抖动电路，学习型设计

The design of Multifunctional digital clock Abstract: This experimental product is called Multifunctional digital clock. It has five major functions such as time setting, resetting, holding, alarming, and

beeping when it comes to an addition to the hour. The whole experiment is

based on the software of design called Quartus II 7.0 and is tested by

combining the Cyclone series of programmable logical device provided by

Altera. The clock is designed under the process of ‘from the top to the end’.

The method spares designers lots of time and energy for its flexibility to be

transplanted, easiness for ordinary logic reasoning and availability for

cooperative designing. The product is self-creative and provable in terms of

turbulence muting and manipulation of the period of beeping. At the same

time, the diagrams of the circuits are apparently logical thanks to

well-organized sealing of each part of device during the design. In this era

of common concept of inexpensiveness of digital clocks, methods and

effectiveness of designing a clock are improved due to its profitability.

Hence, this experimental design is aimed at letting the participants to

understand the process of digital logic circuits designing and to get to

familiar with the usage of particular software.

Keyword: Digital Clock, programmable logic device, mute circuit, design for learning

目录

一．设计要求与说明 (4)

二．方案论证 (4)

1.设计整体思路

2.设计大体流程

三．各子模块设计原理与调试仿真 (5)

1.时钟发生器 (5)

2.计时电路 (7)

3.显示电路 (9)

4.校分电路和清零电路 (12)

5.报时电路 (13)

6.储时电路 (15)

7．选择电路 (16)

8.闹钟比较电路 (16)

9．其他 (17)

四．编程下载

1．整体电路图 (18)

2．管脚配置 (19)

3．编译调试 (19)

五．实验感想

一．设计要求与说明

1、能进行正常的时、分、秒计时功能

2、分别由六个数码管显示时分秒的计时

3、使能开关

4、清零开关

5、校分开关

6、校时开关

7、使时钟具有整点报时功能（当时钟计到59’53”时开始

报时，在59’53”, 59’55”,59’57”时报时频率为512Hz,

59’59”时报时频率为1KHz, ）

8、闹表设定功能

9、自己添加其他功能

二．方案论证

1．设计整体思路

图1

数字钟的功能设计思路大致如图1

时钟发生电路：位计时电路提供频率为1HZ的稳定脉冲，该电路是整个时钟

是否精准的关键

计时电路：由时钟发生器驱动，存储并演绎时间的流逝

储时电路（闹钟）：储存一个固定的时间

选择电路：由输入端控制调校或显示储时电路和计时电路中的一个

显示电路：将两个时间电路的输出信号调制成可输出的信号

报时电路：根据时间信号以一定的模式输出符合要求的蜂鸣器驱动信号

校分电路：使时间电路脱离时钟驱动并以累加的方式分别调校时与分

清零电路：使时钟电路的所有信号归零

2设计大体流程

1）设计时钟发生电路与计时电路

2）连接两个模块并调试电路，分别用ＬＥＤ灯检测时分秒的运行状况

3）设计显示电路并单独调试

4）连接时钟电路和显示电路并调试，整体调试时钟电路

5）设计校分电路和清零电路并连接调试

6）设计报时电路并单独调试

7）连接报时与时钟电路，利用已调校好的调分清零电路调校报时电路的功能

8）设计储时电路（在计时电路上适当修改）

9）设计选择电路将计时电路和储时电路连接，调校选择电路以保证时间与调校显示的接口功能正常

10）整体调试并增加诸如防抖动等优化电路

三．各子模块的设计原理与调试

１．时钟发生器

图２

时钟发生器设计思路大致如图２

１）十六分频电路由四个Ｔ触发器异步连接而成

２）

图３

实时（timing）仿真如图4

图4

有仿真图波形可初步断定用4*T触发器一步连接对高频信号进行16

分频是不会产生明显延迟和错位现象

３）一千分频电路由三个十进制加法计数器连接而成，连接方式是：低位计数器的QD端与高位计数器的CLK端相连

图5

为方便今后对十分频器的使用在此对其进行了封装，仿真波形图如下

图6

输入波周期为10ns，由图6所示仿真图中的时间条可看出，在Timing 模式下1000分频电路对高频信号几乎无延迟与错位，同时可看出该分频器的占空比为1:10。

4 )3分频电路由十进制加法计数器和反馈电路组成一个模三计数器。74160为异步置数计数器，故可将信号0010反馈为有效的置数信号，由于0010时QB的状态在所有三个状态中独一无二，故连接图如下

图7

波形仿真如下图

图8

由图8可知输出波形无明显延迟但有少许错位，占空比严格保证在3:1。

由于整体连接时各元件显示为封装形式，故电路图类似于图2；连接完成后，由于仿真数据量过大，故直接下载在实体LED灯上进行检测，经简单的对表测试后，认为1HZ输出电路没有逻辑错误及大的时间延迟。

2．计时电路

图9

计时电路设计思路如图，整个电路均采用异步计数方式连接。

１）模60计数器

该计数器由两个74160模10计数器构成，低位计数器的进位端取非后作为高位计数器的时钟信号。加非门的原因是74160计数器的RCO端在1001时产生上升沿，0000时产生下降沿，而其时钟端由上升沿驱动，故对RCO取非以保证低位9变为0时，高位刚好进位。

由于模60计数器对个位没有特殊数字要求，故设计的反馈电路只针对高位，同样还是使用74160的置数端作为控制接口，可将高位0101反馈为有效置零信号同时兼顾到模6计数器某些bit的特殊性，可将反馈电路设计成如图。

图10

将7个输出端分别接在7个LED上，输入3HZ的时钟频率检验模60分秒

计数器设计无误。

２）模24计数器

模24计数器同样使用两个74160构成，进位电路与模60计数器完全相同。由于模24的个位在特殊数字上发生跳变，故反馈电路需兼顾低位计数器。同时应注意，在此应用异步清零的方法控制跳变。这是由于异步置数的本质是在下一个时钟信号（上沿）到来时，才进行置数，而高位的时钟信号由低位的进位端所控制，经逻辑演绎得知：当计数器满足跳转条件时，低位的跳转不能给高位提供时钟信号，以至于出现23->20->21->22->23->20的死循环，故此处需使用异步清零的方式产生跳变。原理图如下：

图11

图中inst4是制作后期加入的清零控制电路。用同样的方法对其进行调试。

３）整个计时电路设计如下

图12

图中dividerfin是1HZ发生器，double60是分秒计数器，counter24是时计数器，在分秒时计数器之间仍用RCO接非门的方式完成进位，其中abcd表示一个十进制位的四位二进制输出，从左到右从低到高，l与h区分个位与十位，q区分分秒与小时，分秒中1代表秒，2代表分。

3．显示电路

图13

显示电路的功能是：将4位二进制的时间信号转换为适于显示的七段码;

分时输出六个时间信号。重点在于设计分时扫描电路。在此之前，须了解实际器件的显示规则。本实系统中，有一组七段显示码输入端以及八个显

示器的使能端，这意味着每个时刻显示器中（不管有几个在工作）只能显示一个数字信息，因此，所设计的显示电路必须在不同时刻将不同的数据信息输入到不同的显示器上。这就需要该电路能令使能端和数据段协调地工作，故可用一个适当的时钟频率同时控制这个显示过程，在此过程中，我们称使能端的控制为扫描，称数据段的传输为译码。由于人眼的时间分辨率大概为24HZ，故索取扫描频率应高于24HZ，本次设计中扫描频率设定为1KHZ。

１）扫描部分

该部分由一个模6计数器和一个译码器构成,其中,模6计数器以扫描频率轮流将八个地址码输入到译码器中，最终控制六个显示器的使能端。这里注意到每个显示器都是共阴阳极连接,故可以采用74138 3—8线译码器作为背极控制器，相应的采用7447作为显示译码器，工作原理图如下

图13

图中模6计数器采用异步清零的方式产生跳变

２）译码部分

该部分包括显示部分的模6计数器和4个74151 /8选1 数据选择器和一个显示译码器。数据选择器负责将6个四位二进制时钟数码轮流输出（由模6计数器驱动），由于显示器采用共阴极方式连接，故显示译码器采用7447，该译码器输出低电平有效。

图13

图中上方的四个8-1数据选择器分别接收6个数字信号中的的一位电平，输出的四个选择信号输入到右下角的显示译码器并最终输出到硬件的七个数据输入端。

３）调试

图15

将显示电路封装后为该电路附上如图15所示的输入，下载后在硬件上观察检测显示电路的功能的到以下显示

经查表得知该组数码正确显示了输入的二进制信息，故推知电路无逻辑错误。观察到每位数字由右至左以1HZ速度轮流显示，这是因为所加扫描频率为1HZ。

4）1KHZ电路设计

如图所示，1Khz可用一个16分频电路一个1000分频电路和一个三分频电路产生。

4.校分电路和清零电路

这两个电路的设计原理都是是在计时电路的基础上加入控制电路以完成改变六个计数器计时状态的功能。

１）清零电路

该电路的设计思路是直接对六个计数器的CLR端进行控制，对于原来未利用清零端的计数器直接将其连在控制端上，对于利用到清零端的计数器，可用一个与门令反馈和控制信号协调工作（如图16）

图16

上图是模24计数器加入清零装置的情况，图中红色椭圆所围是反馈信号处理电路，绿色方框所围就是两个引入清零信号的协调电路。

２）校分电路

图17

如图所示，校分电路有两个任务：一是将分时计数器之间的进位连接切断，二是屏蔽时钟信号并引入点触开关的信号作为调教时间的驱动。电路的调校功能是通过模拟时钟信号来实现的。

该电路有三个控制端：调校使能端、校分按钮、校时按钮，只有使能端有效时才能进行正常的调校，此外，在调校时秒计数器是正常工作的，但不能进位。原理图如下

图18

图中的两个counter60表示秒和分计时器，红色方框中的电路就是由

使能端控制的校分电路，set：使能端；CO1：秒进位；sm：分调校。

电路中set端起到决定co1与sm哪一路信号通过的作用。绿色圆中的

或门起到屏蔽分时进位信号的作用。

5.报时电路

图19

如图所示，报时电路的任务是根据输入的时间信号，即通过识别现在时间判断是否激活蜂鸣器并根据要求在不同时刻将两种频率的驱动信号输入蜂鸣器。

1)59min判断电路

对分计数器进行59分卡诺图分析可知，将个位的首尾两位和设为的首尾两位做与运算可作为59min的判断信号

2)53’”55” 57”判断电路

对秒计数器进行卡诺图分析得知,通过逻辑运算：ah1*ch1*al1*(bl1+cl1)可输出53” 55” 57”的判断信号

3)59”判断电路

通过对秒计数器进行59”卡诺图分析得知,通过逻辑运算：al1*dl1*ah1*ch1可输出59’的判断信号

至此部分时间判断电路如下图

图20

4）beeper内部结构如图

图21

图中上方是一个1KHZ的时钟发生器，后接一个T触发器对1KHZ对半分频得到500HZ，下方电路为时钟判断电路的后半部分，inst11判断53”55”57”，inst12判断59”。Inst5是闹铃时钟判断电路。beater是附加制作的一个小电路，使得蜂鸣器的发生时间间隔小于1秒，可以直接从时钟发生器中引出。

6．储时电路

储时电路（即闹钟）只需在时钟电路的基础上做适当修改即可

图22

将图22与时间电路对比可知，闹钟电路没有时钟输入端、清零端。

7．选择电路

这组电路的任务是将时钟信号和储时信号按控制信号的要求输出到显示

电路中，如果这个电路成功运行，则在激活闹钟设置后显示器会显示存储电路的时间。

选择电路的本质就是20个2选1数据选择器的组合故在此不置图说明。 但给出单个2选1选择器的电路图

8．闹钟比较电路（compare ）

该电路通过比较时钟与储时电路中信号来输出控制蜂鸣器的信号。闹钟比

较电路的本质就是用比较器比较时钟闹钟分和时的同异。 １） 单个比较电路

２） 闹铃时长电路

这里要求在时分满足的情况下连续响铃十秒，则可以将秒十位的三个输出端也加入compare 电路中一同做判断。设计如图23

图23

9．其他电路

１） 在校分校时的时候，由于在开关的触发与扳置是会产生高频的抖动噪声，这些噪声会被当做时钟信号触发模计数器，因此一次按键操作或一次使能操作会使时钟跳变多次，进而导致不必要的时间浪费和调校错误，这就使得消颤成为了必要。先设计消颤电路如下

图

24

由于D 触发器有如下性质：当时钟端上沿到来时，D 触发器才会将输入端电平送至输出端。由于噪音信号大多为高频又同时都集中在触发时间周围的一个极短的范围内，故通过设置适当的时钟频率可以有效的过滤由于触发产生的颤抖信号。所输入的时钟频率应满足：小于噪音的最小频率，大于触发状态的改变频率。

图25

２） 秒设置：将输入端连在CLR 上即可 ３） Hold ：切断秒时钟信号即可

红框内即为保持电路。

四．编程下载

1.整体电路图如下

2.管脚配置

3．编译调试

五.实验感想

1.在设计过程当中，我充分体会到因采用自顶向下设计方法使得设计、调试以及仿真的过程方便许多。同时我也认识到在设计一个具有复杂逻辑关系的电路或者产品时对每个子电路进行层间或层内封装的重要性。

2.熟练应用设计软件可以大大提高设计的效率，尤其是一些软件的快捷键及各种辅助工具。比如在对分频器进行仿真的时候，通过增加时间标尺和灵活切换基准尺，可以较为准确地判定分频器设计的好坏。又比如在编译电路图或为waveform文件插入管脚时，都需将目标电路图置顶，在对多个电路间进行切换时，若熟悉快捷键Ctrl+Shift+J将会使设计效率提升。

3.电路图的调试需要极大的耐心和细致的逻辑思考，很多时候，评价一个设计者对他所设计出的电路的掌握度往往就看他能否在最短时间里让程序正常运行。我在整个电路设计中遇到过很多调试方面的问题，往往一个问题就要花上半个小时甚至更多的时间来解决，不过在耐心查出错误后，我发现对自己所设计的电路图和原来认为理所当然的连接方法有了更深层次的认识，这对我在EDA 设计后半段时间的工作起到了很大的帮助作用。

参考文献

[1]EDA设计实验指导书南京理工大学电子技术中心2010年1月

[2]数字逻辑电路与系统设计蒋立平电子工业出版社

[3]EDA设计II讲稿（PPT）