集成电路设计实验报告
集成电路版图设计
教师：李兰英
专业：电子科学与技术
：陈国栋
学号：201020109122
时间：2012年11月28号
集成电路版图设计
——与Tanner EDA 工具的使用
一、Tanner的L-Edit版图编辑器
Tanner EDA 工具是有Tanner Research公司开发的系列集成电路设计软件，包括前端设计工具（Front End Tools）、物理版图工具（Physical Layout Tools）、仿真验证工具（T-Spice）、波形分析工具（W-Edit）；物理版图工具包括：L-Edit 版图编辑器（L-Edit Layout Editor）、L-Edit交互式DRC验证工具（L-Edit Interactive-DRC）、电路驱动版图工具（Schematic Driven Layout）、L-Edit 标准单元布局布线工具（L-Edit Standard Place and Route）和器件自动生成工具（Device Generators）；验证工具包括设计规则验证工具（L-Edit Standard DRC）、版图与电路图一致性检查工具（L-Edit LVS）、提取工具（L-Edit Spice Netlist Extraction）、节点高亮工具（L-Edit Node Highlighting）等。
二、使用版图编辑器画反相器的版图
（1）启动版图编辑器L-Edit；
（2）新建文件。
（3）对文件进行重命名；
（4）设计格点与坐标；
（5）调用“NMOS”和“PMOS”晶体管作为例化单元。使用“I”或使用Cell ——Instance命令来调用“PMOS”单元。在出现的Select Cell to
Instance对话框中，通过点击Browse按钮浏览到“MOS”文件，可
以看到在该文件下有“NMOS”和“PMOS”两个单元。点击Browse
按钮后点击确认键“OK”，可以看到已经添加了“PMOS”单元。利用
同样的方法可以讲“NMOS”单元添加进来。
（6）连
接
“
N
M
O
S
”
晶
体
管
和
“PMOS”晶体管的栅极。从CMOS反相器电路图中可以发现，“NMOS”晶体管和“PMOS”晶体管的栅极要连接在一起作为反相器的输入端，所以可以在摆放“NMOS”晶体管和“PMOS”晶体管的时候将两者的栅极对准，一遍直接进行连接，然后再绘图层调色板中选择多晶硅（Poly）层最为绘图层，并在绘图工具栏中选择绘图形状，然后画出一条宽度与晶体管栅极相等的多晶硅层矩形，将两个晶体管的栅极进行连接；
（7）连接晶体管的漏极。使用金属1层将两个晶体管的漏极连接起来，金属线的宽度与该金属上所流过的电流及金属本身的电流密度等有关。
（8）画电源线和底线。“PMOS”晶体管的源极要连接到电源上，“NMOS”晶体管的源极要连接到地上，所以在方向器的版图中要画出电源线和地线。电源线和地线所用的绘图层为金属1层。通常将电源线和地线的宽度设置得稍微宽一些；
（9）添加节点名；
（10）连接电源线和地线；
（11）加入反相器的输入端；
（12）添加输入端口的节点名；
（13）添加输出端口的节点名；
（14）新建阱与接触单元和衬底接触单元；
（15）将衬底接触和阱接触添加到反相器单元中；
（16）DRC规则检查；效果如下图：
（17）连接“NMOS”晶体管和“PMOS”晶体管的栅极。从CMOS反相器电路图中可以发现，“NMOS”晶体管和“PMOS”晶体管的栅极要连接在一起作为反相器的输入端，所以可以在摆放“NMOS”晶体管和“PMOS”晶体管的时候将两者的栅极对准，一遍直接进行连接，然后再绘图层调色板中选择多晶硅（Poly）层最为绘图层，并在绘图工具栏中选择绘图形状，然后画出一条宽度与晶体管栅极相等的多晶硅层矩形，将两个晶体管的栅极进行连接；（18）连接晶体管的漏极。使用金属1层将两个晶体管的漏极连接起来，金属线的宽度与该金属上所流过的电流及金属本身的电流密度等有关。
（19）画电源线和底线。“PMOS”晶体管的源极要连接到电源上，“NMOS”晶体管的源极要连接到地上，所以在方向器的版图中要画出电源线和地线。电源线和地线所用的绘图层为金属1层。通常将电源线和地线的宽度设置得稍微宽一些；
（20）添加节点名；
（21）连接电源线和地线；
（22）加入反相器的输入端；
（23）添加输入端口的节点名；
（24）添加输出端口的节点名；
（25）新建阱与接触单元和衬底接触单元；
（26）将衬底接触和阱接触添加到反相器单元中；
三、RTS”被设置，则在网表的注释语句中写出短路的器件，否则短路的器件
四、版图的提取
版图的提取是对版图进行验证的一种方法。提取版图会产生一个网表，网表是对于版图相对应的电路图的器件和连接关系进行描述的文件。网表可以用于对版图进行验证。
提取的过程是通过版图集合图形和它们所代表的电路器件之间的关联性来定义的。这种关联式在提取定义文件（.ext）中定义的。在提取定义文件中包含了要提取的器件和连接的一个列表。提取定义文件可以利用定义两个不同工艺层之间的连接以及以类别、器件绘图层、引脚和模板名称定义的器件。
要提取节点或元件到网表中，必须在节点或元件的绘图层上添加端口，端口是用与节点或元件相同的绘图层上的方框或多边形来表示的，因此在版图中仅仅需要绘出节点或元件而不用对端口进行标注，抽取网表的时候会忽略次节点或元件。
利用命令Tools——Extract可以从当前激活的文件中提取网表。
1、General标签的选项
（1） Extract definition file：输入的提取定义文件。可以用Browse按钮浏览选择该文件，点击后面的“Edit”按钮可以将文件已文本方式打开；（2） SPICE extract output file：包含提取后网表的输出文件的名字。可以用Browse按钮选择输出文件的路径，点击后面的“Edit”按钮可以将输
出文件以文本方式打开，这样会同时将Extract对话框关闭；
（3） Overwrite existing output files：此选项被选中，将会导致SPICE输出文件自动重写；
（4） Label all devices：对每个未被命名的器件，在器件所在位置创建一个端口。
2、Output标签的选项
（1） Write node names aliases：在网表文件开头的“NODE NAME ALLASES”
节中，将与每个节点相关的节点名都进行注释；
（2） Write device coordinates:在SPICE语句的末尾写出器件左下角和右上角的坐标作为行注释；
（3） P-Spice compatible comments:用分号“；”作为行注释符号来代替“$”
以达到与P-Spice的格式相一致的目的；
（4） Write terminal names for subcircuits：在注释语句中给出子电路的端点名和网表中子电路的状态；
（5） Write shorted devices：如果在提取定义文件中“IGNORE_SHO将被忽略；
如果在提取定义文件中“IGNORE_SHORTS”没有被设置，则在网表中短路
的器件将作为正常器件被写进；
（6） Write layer cap.&resistance warnings:将缺少的绘图层电容和电阻的值写进网表的警告信息中；
（7） Write node-element crossreference：将节点和器件的前后参照表写进网表文件的注释中，同时也列出器件的端点、节点，识别器件的多边形之间的边界及器件的位置；
（8） Write nodes and devices as：用来选择节点的命名方式；
（9） Write values in scientific notation：当此选项选中的时候，数值以科学计数法表示；
（10） Write verbose SPICE statements：当此选项选中的时候，网表文件中电阻、电感和电容的值用“R=，L=，或C=”的形式表示；
（11） Write empty subcircuit definition：在网表文件的顶端写一个空的子电路定义块，至在抽取子电路的时候才有可能用到；
（12） Write .END statement：在网表的结尾以“.END statement”结束；（13） Wrap lines greater than 80 chars：在网表文件中，当一行的字符超过80个的时候，另起一行；
（14） SPICE include statement：指定一个文本并将其写进输出网表文件中，通常会写进.include file命令，在这里file代表一个模块或子电路的
文件名。
3、Subcircuit标签的选项
（1） Recognize subcircuit instances：激活子电路识别；
（2） Subcircuit recognition layer：对子电路识别层进行命名；
（3） Write netlist as a subcircuit definition（.SUBCKT…ENDS）：如果选中次选项，则将以子电路格式写出整个网表；
（4） Flag improper overlaps：此选项用来控制对“几何违反”所作的反应；（5） Ignore subcircuit connection ports with nemes：列出子电路提取是要忽略的端口
（6） Subcircuit cross port names：列出子电路提取时的子电路交叉端口。
四、Tanner的S-Edit使用
（1）打开S-Edit程序；
（2）另存为文件；
（3）环境设置；
（4）编辑模块；
（5）浏览元件库；S-Edit本身附有4个元件库，分别是：scmos.sdb , spice.sdb , pages.sdb ,和element.sdb；
（6）从元件库应用模块：找到NMOS、PMOS、Vdd与Gnd这四个模块；
（7）编辑反相器：按住“Alt”键拖动鼠标，可移动对象。注意MOSFET_N与MOSFET_P 选项分别有4个节点，Vdd与Gnd选项分别有一个节点。注意，在两个对象相连接处，个节点上小圆圈消失即代表连接成功；
（8）加入联机：走线时需注意，是联机符号还是线符号；
（9）加入输入端口和输出端口：利用S-Edit提供的输入端口和输出端口按钮，标明次反相器的输入输出信号的位置与名称；
（10）建立反相器符号；
（11）加入输入端口和输出端口；
（12）更改模块名称；注意大小写名称需一致；
（13）反相器设计成果：效果如图：
（14）模块输出格式：S-Edit可将模块的内容输出成几种文字形式，在其中的Select Export Data Type 下拉列表中可以看到6中输出格式；
（15）输出成SPICE文：将设计好的S-Edit电路图输出成SPICE格式，可以借助于T-Spice 分析与模拟此设计电路的性质，可选择File——Export命令输出，会自动输出成SPICE文件并自动打开T-Spice与转出文件。效果如下图：
数字集成电路设计_笔记归纳..
第三章、器件 一、超深亚微米工艺条件下MOS 管主要二阶效应： 1、速度饱和效应：主要出现在短沟道NMOS 管，PMOS 速度饱和效应不显著。主要原因是 TH G S V V -太大。在沟道电场强度不高时载流子速度正比于电场强度（μξν=） ，即载流子迁移率是常数。但在电场强度很高时载流子的速度将由于散射效应而趋于饱和，不再随电场 强度的增加而线性增加。此时近似表达式为：μξυ=（c ξξ<），c s a t μξυυ==（c ξξ≥） ，出现饱和速度时的漏源电压D SAT V 是一个常数。线性区的电流公式不变，但一旦达到DSAT V ，电流即可饱和，此时DS I 与GS V 成线性关系（不再是低压时的平方关系）。 2、Latch-up 效应：由于单阱工艺的NPNP 结构，可能会出现VDD 到VSS 的短路大电流。 正反馈机制：PNP 微正向导通，射集电流反馈入NPN 的基极，电流放大后又反馈到PNP 的基极，再次放大加剧导通。 克服的方法：1、减少阱/衬底的寄生电阻，从而减少馈入基极的电流，于是削弱了正反馈。 2、保护环。 3、短沟道效应：在沟道较长时，沟道耗尽区主要来自MOS 场效应，而当沟道较短时，漏衬结（反偏）、源衬结的耗尽区将不可忽略，即栅下的一部分区域已被耗尽，只需要一个较小的阈值电压就足以引起强反型。所以短沟时VT 随L 的减小而减小。 此外，提高漏源电压可以得到类似的效应，短沟时VT 随VDS 增加而减小，因为这增加了反偏漏衬结耗尽区的宽度。这一效应被称为漏端感应源端势垒降低。
4、漏端感应源端势垒降低（DIBL）： VDS增加会使源端势垒下降，沟道长度缩短会使源端势垒下降。VDS很大时反偏漏衬结击穿，漏源穿通，将不受栅压控制。 5、亚阈值效应（弱反型导通）：当电压低于阈值电压时MOS管已部分导通。不存在导电沟道时源（n+）体（p）漏（n+）三端实际上形成了一个寄生的双极性晶体管。一般希望该效应越小越好，尤其在依靠电荷在电容上存储的动态电路，因为其工作会受亚阈值漏电的严重影响。 绝缘体上硅（SOI） 6、沟长调制：长沟器件：沟道夹断饱和；短沟器件：载流子速度饱和。 7、热载流子效应：由于器件发展过程中，电压降低的幅度不及器件尺寸，导致电场强度提高，使得电子速度增加。漏端强电场一方面引起高能热电子与晶格碰撞产生电子空穴对，从而形成衬底电流，另一方面使电子隧穿到栅氧中，形成栅电流并改变阈值电压。 影响：1、使器件参数变差，引起长期的可靠性问题，可能导致器件失效。2、衬底电流会引入噪声、Latch-up、和动态节点漏电。 解决：LDD（轻掺杂漏）：在漏源区和沟道间加一段电阻率较高的轻掺杂n-区。缺点是使器件跨导和IDS减小。 8、体效应：衬底偏置体效应、衬底电流感应体效应（衬底电流在衬底电阻上的压降造成衬偏电压）。 二、MOSFET器件模型 1、目的、意义：减少设计时间和制造成本。 2、要求：精确；有物理基础；可扩展性，能预测不同尺寸器件性能；高效率性，减少迭代次数和模拟时间 3、结构电阻：沟道等效电阻、寄生电阻 4、结构电容： 三、特征尺寸缩小 目的：1、尺寸更小；2、速度更快；3、功耗更低；4、成本更低、 方式： 1、恒场律（全比例缩小），理想模型，尺寸和电压按统一比例缩小。 优点：提高了集成密度 未改善：功率密度。 问题：1、电流密度增加；2、VTH小使得抗干扰能力差；3、电源电压标准改变带来不便；4、漏源耗尽层宽度不按比例缩小。 2、恒压律，目前最普遍，仅尺寸缩小，电压保持不变。 优点：1、电源电压不变；2、提高了集成密度 问题：1、电流密度、功率密度极大增加；2、功耗增加；3、沟道电场增加，将产生热载流子效应、速度饱和效应等负面效应；4、衬底浓度的增加使PN结寄生电容增加，速度下降。 3、一般化缩小，对今天最实用，尺寸和电压按不同比例缩小。 限制因素：长期使用的可靠性、载流子的极限速度、功耗。
集成电路设计实验报告
集成电路设计 实验报告 时间：2011年12月
实验一原理图设计 一、实验目的 1.学会使用Unix操作系统 2.学会使用CADENCE的SCHEMA TIC COMPOSOR软件 二：实验内容 使用schematic软件，设计出D触发器，设置好参数。 二、实验步骤 1、在桌面上点击Xstart图标 2、在User name：一栏中填入用户名，在Host：中填入IP地址，在Password：一栏中填入 用户密码，在protocol：中选择telnet类型 3、点击菜单上的Run！，即可进入该用户unix界面 4、系统中用户名为“test9”，密码为test123456 5、在命令行中（提示符后，如：test22>）键入以下命令 icfb&↙(回车键)，其中& 表示后台工作，调出Cadence软件。 出现的主窗口所示： 6、建立库(library)：窗口分Library和Technology File两部分。Library部分有Name和Directory 两项，分别输入要建立的Library的名称和路径。如果只建立进行SPICE模拟的线路图，Technology部分选择Don’t need a techfile选项。如果在库中要创立掩模版或其它的物理数据（即要建立除了schematic外的一些view），则须选择Compile a new techfile(建立新的techfile)或Attach to an existing techfile(使用原有的techfile)。 7、建立单元文件(cell)：在Library Name中选择存放新文件的库，在Cell Name中输 入名称，然后在Tool选项中选择Composer-Schematic工具(进行SPICE模拟)，在View Name中就会自动填上相应的View Name—schematic。当然在Tool工具中还有很多别的
集成电路设计基础_期末考试题
集成电路设计基础 2010-11年第一学期试题 一、填空题（20分） 1、目前，国内已引进了12英寸0.09um 芯片生产线，由此工艺线生产出来的集成 电路特征尺寸是0.009um （大 小），指的是右图中的W （字 母）。 2、CMOS工艺可分为p阱、n阱、双阱 三种。 在CMOS工艺中，N阱里形成的晶体管是p （PMOS，NMOS）。 3、通常情况下，在IC中各晶体管之间是由场氧来隔离的；该区域的形成用到的制造工艺是氧化工艺。 4.集成电路制造过程中，把掩膜上的图形转换成晶圆上器件结构一道工序是指光 刻，包括晶圆涂光刻胶、曝光、显影、烘干四个步骤； 其中曝光方式包括①接触式、②非接触式两种。 5、阈值电压V T是指将栅极下面的si表面从P型Si变成N型Si所必要的电压，根据阈值电压的不同，常把MOS区间分成耗尽型、增强型两种。降低V T 的措施包括：降低杂质浓度、增大Cox 两种。 二、名词解释（每词4分，共20分） ①多项目晶圆（MPW） ②摩尔定律 ③掩膜 ④光刻
⑤外延 三、说明（每题5分共10分） ①说明版图与电路图的关系。 ②说明设计规则与工艺制造的关系。 四、简答与分析题（10分） 1、数字集成电路设计划分为三个综合阶段，高级综合,逻辑综合,物理综合；解释这 三个综合阶段的任务是什么？ 2、分析MOSFET尺寸能够缩小的原因。 五、综合题（共4小题，40分） 1、在版图的几何设计规则中，主要包括各层的最小宽度、层与层之间的最小间距、各 层之间的最小交叠。把下图中描述的与多晶硅层描述的有关规则进行分类： （2）属于层与层之间的最小间距的是: （3）属于各层之间的最小交叠是： 2．请提取出下图所代表的电路原理图。画出用MOSFET构成的电路。
《集成电路设计》课程设计实验报告
《集成电路设计》课程设计实验报告 （前端设计部分） 课程设计题目：数字频率计 所在专业班级：电子科 作者姓名： 作者学号： 指导老师：
目录 （一）概述 2 2 一、设计要求2 二、设计原理 3 三、参量说明3 四、设计思路3 五、主要模块的功能如下4 六、4 七、程序运行及仿真结果4 八、有关用GW48－PK2中的数码管显示数据的几点说明5（三）方案分析 7 10 11
（一）概述 在电子技术中，频率是最基本的参数之一，并且与许多电参量的测量方案、测量结果都有十分密切的关系，因此频率的测量就显得十分重要。测量频率的方法有多种，数字频率计是其中一种。数字频率计是计算机、通讯设备、音频视频等科研生产领域不可缺少的测量仪器，是一种用十进制数字显示被测信号频率的数字测量仪器。数字频率计基本功能是测量诸如方波等其它各种单位时间内变化的物理量。在进行模拟、数字电路的设计、安装、调试过程中，由于其使用十进制数显示，测量迅速，精确度高，显示直观，经常要用到频率计。 频率计的基本原理是应用一个频率稳定度高的时基脉冲，对比测量其它信号的频率。时基脉冲的周期越长，得到的频率值就越准确。通常情况下是计算每秒内待测信号的脉冲个数，此时我们称闸门时间是1秒。闸门时间也可以大于或小于1秒，闸门的时间越长，得到的频率值就越准确，但闸门的时间越长则每测一次频率的间隔就越长，闸门时间越短，测的频率值刷新就越快，但测得的频率精度就受影响。 本文内容粗略讲述了我们小组的整个设计过程及我在这个过程中的收获。讲述了数字频率计的工作原理以及各个组成部分，记述了在整个设计过程中对各个部分的设计思路、程序编写、以及对它们的调试、对调试结果的分析。 （二）设计方案 一、设计要求： ⑴设计一个数字频率计，对方波进行频率测量。 ⑵频率测量可以采用计算每秒内待测信号的脉冲个数的方法实现。
模拟集成电路设计期末试卷
《模拟集成电路设计原理》期末考试 一．填空题（每空1分，共14分） 1、与其它类型的晶体管相比，MOS器件的尺寸很容易按____比例____缩小，CMOS电路被证明具有_ 较低__的制造成本。 2、放大应用时，通常使MOS管工作在_ 饱和_区，电流受栅源过驱动电压控制，我们定义_跨导_来 表示电压转换电流的能力。 3、λ为沟长调制效应系数，对于较长的沟道，λ值____较小___（较大、较小）。 4、源跟随器主要应用是起到___电压缓冲器___的作用。 5、共源共栅放大器结构的一个重要特性就是_输出阻抗_很高，因此可以做成___恒定电流源_。 6、由于_尾电流源输出阻抗为有限值_或_电路不完全对称_等因素，共模输入电平的变化会引起差动输 出的改变。 7、理想情况下，_电流镜_结构可以精确地复制电流而不受工艺和温度的影响，实际应用中，为了抑制 沟长调制效应带来的误差，可以进一步将其改进为__共源共栅电流镜__结构。 8、为方便求解，在一定条件下可用___极点—结点关联_法估算系统的极点频率。 9、与差动对结合使用的有源电流镜结构如下图所示，电路的输入电容C in为__ C F（1－A）__。 10、λ为沟长调制效应系数，λ值与沟道长度成___反比__（正比、反比）。 二．名词解释（每题3分，共15分） 1、阱 解：在CMOS工艺中，PMOS管与NMOS管必须做在同一衬底上，其中某一类器件要做在一个“局部衬底”上，这块与衬底掺杂类型相反的“局部衬底”叫做阱。 2、亚阈值导电效应 解：实际上，V GS=V TH时，一个“弱”的反型层仍然存在，并有一些源漏电流，甚至当V GS 电子科技大学成都学院二零一零至二零一一学年第二学期 集成电路工艺原理课程考试题A卷（120分钟）一张A4纸开卷教师：邓小川 一二三四五六七八九十总分评卷教师 1、名词解释：(7分) 答：Moore law：芯片上所集成的晶体管的数目，每隔18个月翻一番。 特征尺寸：集成电路中半导体器件能够加工的最小尺寸。 Fabless：IC 设计公司，只设计不生产。 SOI：绝缘体上硅。 RTA：快速热退火。 微电子：微型电子电路。 IDM：集成器件制造商。 Chipless：既不生产也不设计芯片，设计IP内核，授权给半导体公司使用。 LOCOS：局部氧化工艺。 STI：浅槽隔离工艺。 2、现在国际上批量生产IC所用的最小线宽大致是多少，是何家企业生产？请 举出三个以上在这种工艺中所采用的新技术（与亚微米工艺相比）？(7分) 答：国际上批量生产IC所用的最小线宽是Intel公司的32nm。 在这种工艺中所采用的新技术有：铜互联；Low-K材料；金属栅；High-K材料；应变硅技术。 3、集成电路制造工艺中，主要有哪两种隔离工艺？目前的主流深亚微米隔离工 艺是哪种器件隔离工艺，为什么？(7分) 答：集成电路制造工艺中，主要有局部氧化工艺－LOCOS；浅槽隔离技术－STI两种隔离工艺。 主流深亚微米隔离工艺是：STI。STI与LOCOS工艺相比，具有以下优点：更有效的器件隔离；显著减小器件表面积；超强的闩锁保护能力；对沟道无 侵蚀；与CMP兼容。 4、在集成电路制造工艺中，轻掺杂漏（LDD）注入工艺是如何减少结和沟道区间的电场，从而防止热载流子的产生？(7分) 答：如果没有LDD形成，在晶体管正常工作时会在结和沟道区之间形成高 北京邮电大学 实验报告 实验题目：cmos模拟集成电路实验 姓名：何明枢 班级：2013211207 班内序号：19 学号：2013211007 指导老师：韩可 日期：2016 年 1 月16 日星期六 目录 实验一:共源级放大器性能分析 (1) 一、实验目的 (1) 二、实验内容 (1) 三、实验结果 (1) 四、实验结果分析 (3) 实验二:差分放大器设计 (4) 一、实验目的 (4) 二、实验要求 (4) 三、实验原理 (4) 四、实验结果 (5) 五、思考题 (6) 实验三：电流源负载差分放大器设计 (7) 一、实验目的 (7) 二、实验内容 (7) 三、差分放大器的设计方法 (7) 四、实验原理 (7) 五、实验结果 (9) 六、实验分析 (10) 实验五：共源共栅电流镜设计 (11) 一、实验目的 (11) 二、实验题目及要求 (11) 三、实验内容 (11) 四、实验原理 (11) 五、实验结果 (14) 六、电路工作状态分析 (15) 实验六：两级运算放大器设计 (17) 一、实验目的 (17) 二、实验要求 (17) 三、实验内容 (17) 四、实验原理 (21) 五、实验结果 (23) 六、思考题 (24) 七、实验结果分析 (24) 实验总结与体会 (26) 一、实验中遇到的的问题 (26) 二、实验体会 (26) 三、对课程的一些建议 (27) 实验一:共源级放大器性能分析 一、实验目的 1、掌握synopsys软件启动和电路原理图（schematic）设计输入方法； 2、掌握使用synopsys电路仿真软件custom designer对原理图进行电路特性仿真； 3、输入共源级放大器电路并对其进行DC、AC分析，绘制曲线； 4、深入理解共源级放大器的工作原理以及mos管参数的改变对放大器性能的影响 二、实验内容 1、启动synopsys，建立库及Cellview文件。 2、输入共源级放大器电路图。 3、设置仿真环境。 4、仿真并查看仿真结果，绘制曲线。 三、实验结果 1、实验电路图 1、解释基本概念：集成电路，集成度，特征尺寸 参考答案： A、集成电路（IC：integrated circuit）是指通过一系列特定的加工工艺，将晶体管、二极管等有源器件和电阻、电容等无源器件，按照一定的电路互连，“集成”在一块半导体晶片（如硅或砷化镓）上，封装在一个外壳内，执行特定电路或系统功能的集成块。 B、集成度是指在每个芯片中包含的元器件的数目。 C、特征尺寸是代表工艺光刻条件所能达到的最小栅长（L）尺寸。 2、写出下列英文缩写的全称：IC，MOS，VLSI，SOC，DRC，ERC，LVS，LPE 参考答案： IC：integrated circuit；MOS：metal oxide semiconductor；VLSI：very large scale integration；SOC：system on chip；DRC：design rule check；ERC：electrical rule check；LVS：layout versus schematic；LPE：layout parameter extraction 3、试述集成电路的几种主要分类方法 参考答案： 集成电路的分类方法大致有五种：器件结构类型、集成规模、使用的基片材料、电路功能以及应用领域。根据器件的结构类型，通常将其分为双极集成电路、MOS集成电路和Bi-MOS 集成电路。按集成规模可分为：小规模集成电路、中规模集成电路、大规模集成电路、超大规模集成电路、特大规模集成电路和巨大规模集成电路。按基片结构形式，可分为单片集成电路和混合集成电路两大类。按电路的功能将其分为数字集成电路、模拟集成电路和数模混合集成电路。按应用领域划分，集成电路又可分为标准通用集成电路和专用集成电路。 4、试述“自顶向下”集成电路设计步骤。 参考答案： “自顶向下”的设计步骤中，设计者首先需要进行行为设计以确定芯片的功能；其次进行结构设计；接着是把各子单元转换成逻辑图或电路图；最后将电路图转换成版图，并经各种验证后以标准版图数据格式输出。 5、比较标准单元法和门阵列法的差异。 参考答案： 集成电路设计练习题2009 1、说明一个半导体集成电路成本的组成。 2、简述CMOS工艺流程。简述CMOS集成电路制造的过程中需要重复进行的工艺步骤。 3、描述你对集成电路工艺的认识。列举几种集成电路典型工艺。工艺上常提到0.25,0.18指的是什么？简述CMOS工艺技术的发展趋势。 4、你知道的集成电路设计的表达方式有哪几种？ 5、现有一用户需要一种集成电路产品，要求该产品能够实现如下功能：y=lnx 其中，x为4位二进制整数输入信号。y为二进制小数输出，要求保留两位小数。电源电压为3~5v 假设公司接到该项目后，交由你来负责该产品的设计，试讨论该产品的设计全程。 6、请谈谈对一个系统设计的总体思路。针对这个思路，你觉得应该具备哪些方面的知识？ 7、描述你对集成电路设计流程的认识。 8、集成电路前端设计流程，后端设计流程，相关的工具。 9、从RTL synthesis到tape out之间的设计flow，并列出其中各步使用的tool. 10、简述FPGA等可编程逻辑器件设计流程。 11、简述半定制数字电路的设计流程。 12、简要说明并比较数字集成电路几种不同的实现方法。 13、什么是集成电路的设计规则。 14、同步电路和异步电路的区别是什么？ 15、画出CMOS电路的晶体管级电路图，实现Y=AB+C(D+E) 16、在CMOS电路中，要有一个单管作为开关管精确传递模拟低电平，这个单管你会用P管还是N 管，为什么？ 17、硅栅COMS工艺中N阱中做的是P管还是N管，N阱的阱电位的连接有什么要求？ 18、名词解释：VLSI, CMOS, EDA, VHDL, DRC, LVS, DFT, STA 19、画出CMOS与非门的电路，并画出波形图简述其功能。 哈尔滨理工大学数字集成电路设计实验报告 学院：应用科学学院 专业班级：电科12 - 1班 学号：32 姓名：周龙 指导教师：刘倩 2015年5月20日 实验一、反相器版图设计 1.实验目的 1）、熟悉mos晶体管版图结构及绘制步骤； 2）、熟悉反相器版图结构及版图仿真； 2. 实验内容 1）绘制PMOS布局图； 2）绘制NMOS布局图； 3）绘制反相器布局图并仿真； 3. 实验步骤 1、绘制PMOS布局图： (1) 绘制N Well图层；(2) 绘制Active图层； (3) 绘制P Select图层； (4) 绘制Poly图层； (5) 绘制Active Contact图层；(6) 绘制Metal1图层； (7) 设计规则检查；(8) 检查错误； (9) 修改错误； (10)截面观察； 2、绘制NMOS布局图： (1) 新增NMOS组件；(2) 编辑NMOS组件；(3) 设计导览； 3、绘制反相器布局图： (1) 取代设定；(2) 编辑组件；(3) 坐标设定；(4) 复制组件；(5) 引用nmos组件；(6) 引用pmos组件；(7) 设计规则检查；(8) 新增PMOS基板节点组件；(9) 编辑PMOS基板节点组件；(10) 新增NMOS基板接触点； (11) 编辑NMOS基板节点组件；(12) 引用Basecontactp组件；(13) 引用Basecontactn 组件；(14) 连接闸极Poly；(15) 连接汲极；(16) 绘制电源线；(17) 标出Vdd 与GND节点；(18) 连接电源与接触点；(19) 加入输入端口；(20) 加入输出端口；(21) 更改组件名称；(22) 将布局图转化成T-Spice文件；(23) T-Spice 模拟； 4. 实验结果 nmos版图 Digital IC：数字集成电路是将元器件和连线集成于同一半导体芯片上而制成的数字逻辑电路或系统 第一章引论 1、数字IC芯片制造步骤 设计：前端设计（行为设计、体系结构设计、结构设计）、后端设计（逻辑设计、电路设计、版图设计） 制版：根据版图制作加工用的光刻版 制造：划片：将圆片切割成一个一个的管芯（划片槽） 封装：用金丝把管芯的压焊块（pad）与管壳的引脚相连 测试：测试芯片的工作情况 2、数字IC的设计方法 分层设计思想：每个层次都由下一个层次的若干个模块组成，自顶向下每个层次、每个模块分别进行建模与验证 SoC设计方法：IP模块（硬核（Hardcore)、软核（Softcore)、固核（Firmcore））与设计复用Foundry（代工）、Fabless（芯片设计）、Chipless（IP设计）“三足鼎立”——SoC发展的模式 3、数字IC的质量评价标准（重点：成本、延时、功耗，还有能量啦可靠性啦驱动能力啦之类的） NRE (Non-Recurrent Engineering) 成本 设计时间和投入，掩膜生产，样品生产 一次性成本 Recurrent 成本 工艺制造（silicon processing），封装（packaging），测试（test） 正比于产量 一阶RC网路传播延时：正比于此电路下拉电阻和负载电容所形成的时间常数 功耗：emmmm自己算 4、EDA设计流程 IP设计系统设计（SystemC）模块设计（verilog） 综合 版图设计(.ICC) 电路级设计（.v 基本不可读）综合过程中用到的文件类型(都是synopsys)： 可以相互转化 .db（不可读）.lib（可读） 加了功耗信息 CMOS数字集成电路设计课程设计报告 学院：****** 专业：****** 班级：****** 姓名：Wang Ke qin 指导老师：****** 学号：****** 日期：2012-5-30 目录 一、设计要求 (1) 二、设计思路 (1) 三、电路设计与验证 (2) (一)1位全加器的电路设计与验证 (2) 1)原理图设计 (2) 2)生成符号图 (2) 3)建立测试激励源 (2) 4)测试电路 (3) 5)波形仿真 (4) (二)4位全加器的电路设计与验证 (4) 1)原理图设计 (4) 2)生成符号图 (5) 3)建立测试激励源 (5) 4)测试电路 (6) 5)波形仿真 (6) (三)8位全加器的电路设计与验证 (7) 1)原理图设计 (7) 2)生成符号图 (7) 3)测试激励源 (8) 4)测试电路 (8) 5)波形仿真 (9) 6)电路参数 (11) 四、版图设计与验证 (13) (一)1位全加器的版图设计与验证 (13) 1)1位全加器的版图设计 (13) 2)1位全加器的DRC规则验证 (14) 3)1位全加器的LVS验证 (14) 4)错误及解决办法 (14) (二)4位全加器的版图设计与验证 (15) 1)4位全加器的版图设计 (15) 2)4位全加器的DRC规则验证 (16) 3)4位全加器的LVS验证 (16) 4)错误及解决办法 (16) (三)8位全加器的版图设计与验证 (17) 1)8位全加器的版图设计 (17) 2)8位全加器的DRC规则验证 (17) 3)8位全加器的LVS验证 (18) 4)错误及解决办法 (18) 五、设计总结 (18) 电科《集成电路原理》期末考试试卷 一、填空题 1.（1分） 年，第一次观测到了具有放大作用的晶体管。 2 ． （ 2 分 ） 摩 尔 定 律 是 指 。 3. 集 成 电 路 按 工 作 原 理 来 分 可 分 为 、 、 。 4.（4分）光刻的工艺过程有底膜处理、涂胶、前烘、 、 、 、 和去胶。 5.（4分）MOSFET 可以分为 增强型NMOS ，耗尽型NMOS ，增强型PMOS ，耗尽型PMOS___四种基本类型。 6.（3分）影响MOSFET 阈值电压的因素有： 、 以及 。 7.（2分）在CMOS 反相器中，V in ，V out 分别作为PMOS 和NMOS 的 栅极， 和 漏极 ； VDD ， 作为PMOS 的源极和体端， ，GND 作为NMOS 的源极和体端。 8．（2分）CMOS 逻辑电路的功耗可以分为 和 。 9.（3分）下图的传输门阵列中5DD V V =,各管的阈值电压1T V V =，电路中各节点的初始电压为0，如果不考虑衬偏效应，则各输出节点的输出电压Y 1= 4 V ，Y 2= 3 V ，Y 3= 3 V 。 DD 1 3 2 10.（6分）写出下列电路输出信号的逻辑表达式：Y 1= ；Y 2= ；Y 3= 。 A B Y 1 A B 2 3 二、画图题：（共12分） 1．（6分）画出由静态CMOS电路实现逻辑关系Y ABD CD =+的电路图，要求使用的MOS管最少。 2.（6分）用动态电路级联实现逻辑功能Y ABC =,画出其相应的电路图。 三、简答题：（每小题5分，共20分） 1.简单说明n阱CMOS的制作工艺流程，n阱的作用是什么？ 2.场区氧化的作用是什么，采用LOCOS工艺有什么缺点，更好的隔离方法是什么？ 3.简述静态CMOS电路的优点。 福州大学物信学院 《集成电路版图设计》 实验报告 姓名：席高照 学号：111000833 系别：物理与信息工程 专业：微电子学 年级：2010 指导老师：江浩 一、实验目的 1.掌握版图设计的基本理论。 2.掌握版图设计的常用技巧。 3.掌握定制集成电路的设计方法和流程。 4.熟悉Cadence Virtuoso Layout Edit软件的应用 5.学会用Cadence软件设计版图、版图的验证以及后仿真 6.熟悉Cadence软件和版图设计流程，减少版图设计过程中出现的错误。 二、实验要求 1.根据所提供的反相器电路和CMOS放大器的电路依据版图设计的规则绘制电路的版图，同时注意CMOS查分放大器电路的对称性以及电流密度（通过该电路的电流可能会达到5mA） 2.所设计的版图要通过DRC、LVS检测 三、有关于版图设计的基础知识 首先，设计版图的基础便是电路的基本原理，以及电路的工作特性，硅加工工艺的基础、以及通用版图的设计流程，之后要根据不同的工艺对应不同的设计规则，一般来说通用的版图设计流程为①制定版图规划记住要制定可能会被遗忘的特殊要求清单②设计实现考虑特殊要求及如何布线创建组元并对其进行布局③版图验证执行基于计算机的检查和目视检查，进行校正工作④最终步骤工程核查以及版图核查版图参数提取与后仿真 完成这些之后需要特别注意的是寄生参数噪声以及布局等的影响，具体是电路而定，在下面的实验步骤中会体现到这一点。 四、实验步骤 I.反相器部分： 反相器原理图： 反相器的基本原理：CMOS反相器由PMOS和NMOS构成，当输入高电平时，NMOS导通，输出低电平，当输入低电平时，PMOS导通，输出高电平。 注意事项： （1）画成插齿形状，增大了宽长比，可以提高电路速度 （2）尽可能使版图面积最小。面积越小，速度越高，功耗越小。 （3）尽可能减少寄生电容和寄生电阻。尽可能增加接触孔的数目可以减小接触电阻。（4）尽可能减少串扰，电荷分享。做好信号隔离。 反相器的版图： 原理图电路设计： 整体版图： 集成电路设计方案习题答案章 CH1 1．按规模划分，集成电路的发展已经经历了哪几代？它的发展遵循了一条业界著名的定律，请说出是什么定律？ 晶体管-分立元件-SSI-MSI-LSI-VLSI-ULSI-GSI-SOC。MOORE 定律 2．什么是无生产线集成电路设计？列出无生产线集成电路设计的特点和环境。 拥有设计人才和技术，但不拥有生产线。特点：电路设计，工艺制造，封装分立运行。环境：IC产业生产能力剩余，人们需要更多的功能芯片设计 3．多工程晶圆 的作用。P13 5．列出你知道的异质半导体材料系统。 GaAs/AlGaAs, InP/ InGaAs, Si/SiGe, 6．SOI材料是怎样形成的，有什么特点? SOI绝缘体上硅，能够经过氧隔离或者晶片粘结技术完成。特点：电极与衬底之间寄生电容大大减少，器件速度更快，功率更低 7. 肖特基接触和欧姆型接触各有什么特点？ 肖特基接触：阻挡层具有类似PN结的伏安特性。欧姆型接触：载流子能够容易地利用量子遂穿效应相应自由传输。 8. 简述双极型晶体管和MOS晶体管的工作原理。P19,21 CH31．写出晶体外延的意义，列出三种外延生长方法，并比较各自的优缺点。 意义：用同质材料形成具有不同掺杂种类及浓度而具有不同性能的晶体层。外延方法:液态生长，气相外延生长，金属有机物气相外延生长 2．写出掩膜在IC制造过程中的作用，比较整版掩膜和单片掩膜的区别，列举三种掩膜的制造方法。P28,29 3．写出光刻的作用，光刻有哪两种曝光方式？作用：把掩膜上的图形转换成晶圆上的器件结构。曝光方式有接触与非接触两种。 4．X射线制版和直接电子束直写技术替代光刻技术有什么优缺点？ X 射线 数字集成电路设计 实验报告 实验名称二输入与非门的设计 一．实验目的 a)学习掌握版图设计过程中所需要的仿真软件 b)初步熟悉使用Linux系统 二．实验设备与软件 PC机，RedHat,Candence 三．实验过程 Ⅰ电路原理图设计 1.打开虚拟机VMware Workstation，进入Linux操作系统RedHat。 2.数据准备，将相应的数据文件拷贝至工作环境下，准备开始实验。 3.创建设计库，在设计库里建立一个schematic view，命名为，然后进入电路 图的编辑界面。 4.电路设计 设计一个二输入与非门，插入元器件，选择PDK库（xxxx35dg_XxXx）中的nmos_3p3、 pmos_3p3等器件。形成如下电路图，然后check and save，如下图。 图1.二输入与非门的电路图 5.制作二输入与非门的外观symbol Design->Create Cellview -> From Cellview，在弹出的界面，按ok后出现symbol Generation options，选择端口排放顺序和外观，然后按ok出现symbol编辑界面。按照需 要编辑成想要的符号外观，如下图。保存退出。 图2.与非门外观 6.建立仿真电路图 方法和前面的“建立schemtic view”的方法一样，但在调用单元时除了调用analogL 库中的电压源、（正弦）信号源等之外，将之前完成的二输入与非门调用到电路图中，如下图。 图3.仿真电路图 然后设置激励源电压输出信号为高电平为3.5v，低电平为0的方波信号。 7.启动仿真环境 在ADE中设置仿真器、仿真数据存放路径和工艺库，设置好后选择好要检测的信号在电路中的节点，添加到输出栏中，运行仿真得到仿真结果图。 班级：通信二班姓名：赵庆超学号：20071201297 7，版图设计中整体布局有哪些注意事项？ 答：1版图设计最基本满足版图设计准则，以提高电路的匹配性能，抗干扰性能和高频工作性能。 2 整体力求层次化设计，即按功能将版图划分为若干子单元，每个子单元又可能包含若干子单元，从最小的子单元进行设计，这些子单元又被调用完成较大单元的设计，这种方法大大减少了设计和修改的工作量，且结构严谨，层次清晰。 3 图形应尽量简洁，避免不必要的多边形，对连接在一起的同一层应尽量合并，这不仅可减小版图的数据存储量，而且版图一模了然。 4 在构思版图结构时，除要考虑版图所占的面积，输入和输出的合理分布，较小不必要的寄生效应外，还应力求版图与电路原理框图保持一致（必要时修改框图画法），并力求版图美观大方。 8，版图设计中元件布局布线方面有哪些注意事项？ 答：1 各不同布线层的性能各不相同，晶体管等效电阻应大大高于布线电阻。高速电路，电荷的分配效应会引起很多问题。 2 随器件尺寸的减小，线宽和线间距也在减小，多层布线层之间的介质层也在变薄，这将大大增加布线电阻和分布电阻。 3 电源线和地线应尽可能的避免用扩散区和多晶硅布线，特别是通过 较大电流的那部分电源线和地线。因此集成电路的版图设计电源线和地线多采用梳状布线，避免交叉，或者用多层金属工艺，提高设计布线的灵活性。 4 禁止在一条铝布线的长信号霞平行走过另一条用多晶硅或者扩散区布线的长信号线。因为长距离平行布线的两条信号线之间存在着较大的分布电容，一条信号线会在另一条信号线上产生较大的噪声，使电路不能正常工作。、 5 压点离开芯片内部图形的距离不应少于20um，以避免芯片键和时，因应力而造成电路损坏。 晶圆制备 1．用来做芯片的高纯硅被称为（半导体级硅），英文简称（GSG ），有时也被称为（电子级硅）。 2．单晶硅生长常用（CZ法）和（区熔法）两种生长方式，生长后的单晶硅被称为（硅锭）。 3．晶圆的英文是（wafer ），其常用的材料是（硅）和（锗）。 4．晶圆制备的九个工艺步骤分别是整型、定向、标识。 5．从半导体制造来讲，晶圆中用的最广的晶体平面的密勒符号是（100 ）、（110 ）和（111）。 6．CZ直拉法生长单晶硅是把（融化了的半导体级硅液体）变为（有确定晶向的）并且（被掺杂成p型或n型）的固体硅锭。 7．CZ直拉法的目的是（实现均匀掺杂的同时，并且复制仔晶的结构，得到合适的硅锭直径）。影响CZ直拉法的两个主要参数是（拉伸速率）和（晶体旋转速率）。 8．晶圆制备中的整型处理包括（去掉两端）、（径向研磨）和（硅片定位边和定位槽）。 9．制备半导体级硅的过程：1（制备工业硅）；2（生长硅单晶）；3（提纯）。 10.晶片需要经过切片、磨片、抛光后，得到所需晶圆。 氧化 10．二氧化硅按结构可分为（）和（）或（）。 11．热氧化工艺的基本设备有三种：（卧式炉）、（立式炉）和（快速热处理炉）。 12．根据氧化剂的不同，热氧化可分为（干氧氧化）、（湿氧氧化）和（水汽氧化）。 13．用于热氧化工艺的立式炉的主要控制系统分为五部分：（工艺腔）、（硅片传输系统）、气体分配系统、尾气系统和（温控系统）。 14．选择性氧化常见的有（局部氧化）和（浅槽隔离），其英语缩略语分别为LOCOS和（STI ）。 15．列出热氧化物在硅片制造的4种用途：（掺杂阻挡）、（表面钝化）、场氧化层和（金属层间介质）。 16．可在高温设备中进行的五种工艺分别是（氧化）、（扩散）、（蒸发）、退火和合金。 17．硅片上的氧化物主要通过（热生长）和（淀积）的方法产生，由于硅片表面非常平整，使得产生的氧化物主要为层状结构，所以又称为（薄膜）。 18．卧式炉的工艺腔或炉管是对硅片加热的场所，它由平卧的（石英工艺腔）、（加热器）和（石英舟）组成。淀积 19．目前常用的CVD系统有：（APCVD ）、（LPCVD ）和（PECVD ）。 20．淀积膜的过程有三个不同的阶段。第一步是（晶核形成），第二步是（聚焦成束），第三步是（汇聚成膜）。21．缩略语PECVD、LPCVD、HDPCVD和APCVD的中文名称分别是（等离子体增强化学气相淀积）、（低压化学气相淀积）、高密度等离子体化学气相淀积、和（常压化学气相淀积）。 22．在外延工艺中，如果膜和衬底材料（相同），例如硅衬底上长硅膜，这样的膜生长称为（同质外延）；反之，膜和衬底材料不一致的情况，例如硅衬底上长氧化铝，则称为（异质外延）。 23．化学气相淀积是通过（）的化学反应在硅片表面淀积一层（）的工艺。硅片表面及其邻近的区域被（）来向反应系统提供附加的能量。 金属化 24．金属按其在集成电路工艺中所起的作用，可划分为三大类：（）、（）和（）。 25．气体直流辉光放电分为四个区，分别是：无光放电区、汤生放电区、辉光放电区和电弧放电区。其中辉光放电区包括前期辉光放电区、（）和（），则溅射区域选择在（）。 26．集成电路工艺中利用溅射现象主要用来（），还可以用来（）。 27．对芯片互连的金属和金属合金来说，它所必备一些要求是：（导电率）、高黏附性、（淀积）、（平坦化）、可靠性、抗腐蚀性、应力等。 28．在半导体制造业中，最早的互连金属是（铝），在硅片制造业中最普通的互连金属是（铜），。 29．写出三种半导体制造业的金属和合金（Al ）、（Cu ）和（铝铜合金）。 30．阻挡层金属是一类具有（高熔点）的难熔金属，金属铝和铜的阻挡层金属分别是（W ）和（W ）。 31．被用于传统和双大马士革金属化的不同金属淀积系统是：（）、（）、（）和铜电镀。 32．溅射主要是一个（）过程，而非化学过程。在溅射过程中，（）撞击具有高纯度的靶材料固体平板，按物理过程撞击出原子。这些被撞击出的原子穿过（），最后淀积在硅片上。 平坦化 33．缩略语PSG、BPSG的中文名称分别是（）、（）。 34．列举硅片制造中用到CMP的几个例子：（）、LI氧化硅抛光、（）、（）、钨塞抛光和双大马士革铜抛光。 35．终点检测是指（CMP设备）的一种检测到平坦化工艺把材料磨到一个正确厚度的能力。两种最常用的原位终点检测技术是（电机电流终点检测）和（光学终点检测）。 36．硅片平坦化的四种类型分别是（平滑）、部分平坦化、（局部平坦化）和（全局平坦化）。 37．传统的平坦化技术有（）、（）和（）。 IC设计基础（流程、工艺、版图、器件）笔试集锦 1、我们公司的产品是集成电路，请描述一下你对集成电路的认识，列举一些与集成电路 相关的内容（如讲清楚模拟、数字、双极型、CMOS、MCU、RISC、CISC、DSP、ASIC、FPGA 等的概念）。（仕兰微面试题目） 什么是MCU？ MCU(Micro Controller Unit)，又称单片微型计算机(Single Chip Microcomputer)，简称单片机，是指随着大规模集成电路的出现及其发展，将计算机的CPU、RAM、ROM、定时数器和多种I/O接口集成在一片芯片上，形成芯片级的计算机。 MCU的分类 MCU按其存储器类型可分为MASK(掩模)ROM、OTP(一次性可编程)ROM、FLASH ROM等类型。MASK ROM的MCU价格便宜，但程序在出厂时已经固化，适合程序固定不变的应用场合；FALSH ROM的MCU程序可以反复擦写，灵活性很强，但价格较高，适合对价格不敏感的应用场合或做开发用途；OTP ROM的MCU价格介于前两者之间，同时又拥有一次性可编程能力，适合既要求一定灵活性，又要求低成本的应用场合，尤其是功能不断翻新、需要迅速量产的电子产品。 RISC为Reduced Instruction Set Computing的缩写，中文翻译为精简执令运算集，好处是CPU核心 很容易就能提升效能且消耗功率低，但程式撰写较为复杂；常见的RISC处理器如Mac的Power PC 系列。 CISC就是Complex Instruction Set Computing的缩写,中文翻译为复杂指令运算集,它只是CPU分类的一种,好处是CPU所提供能用的指令较多、程式撰写容易,常见80X86相容的CPU即是此类。 DSP有两个意思，既可以指数字信号处理这门理论，此时它是Digital Signal Processing的缩写；也可以是Digital Signal Processor的缩写，表示数字信号处理器，有时也缩写为DSPs，以示与理论的区别。 2、FPGA和ASIC的概念，他们的区别。（未知） 答案：FPGA是可编程ASIC。 ASIC:专用集成电路，它是面向专门用途的电路，专门为一个用户设计和制造的。根据一 个用户的特定要求，能以低研制成本，短、交货周期供货的全定制，半定制集成电路。与 门阵列等其它ASIC(Application Specific IC)相比，它们又具有设计开发周期短、设计 制造成本低、开发工具先进、标准产品无需测试、质量稳定以及可实时在线检验等优点 3、什么叫做OTP片、掩膜片，两者的区别何在？（仕兰微面试题目）otp是一次可编程（one time programme）,掩膜就是mcu出厂的时候程序已经固化到里面去了，不能在写程序进去！( 4、你知道的集成电路设计的表达方式有哪几种？（仕兰微面试题目） 5、描述你对集成电路设计流程的认识。（仕兰微面试题目） 6、简述FPGA等可编程逻辑器件设计流程。（仕兰微面试题目） 7、IC设计前端到后端的流程和eda工具。（未知） 8、从RTL synthesis到tape out之间的设计flow,并列出其中各步使用的tool.（未知） 9、Asic的design flow。（威盛VIA 2003.11.06 上海笔试试题） 10、写出asic前期设计的流程和相应的工具。（威盛） 11、集成电路前段设计流程，写出相关的工具。（扬智电子笔试） 先介绍下IC开发流程： 1.）代码输入（design input) 用vhdl或者是verilog语言来完成器件的功能描述，生成hdl代码 语言输入工具：SUMMIT VISUALHDL MENTOR RENIOR 图形输入: composer(cadence); viewlogic (viewdraw) 2.）电路仿真（circuit simulation) 将vhd代码进行先前逻辑仿真，验证功能描述是否正确 数字电路仿真工具： Verolog：CADENCE Verolig-XL SYNOPSYS VCS MENTOR Modle-sim VHDL : CADENCE NC-vhdl SYNOPSYS VSS MENTOR Modle-sim 模拟电路仿真工具： AVANTI HSpice pspice，spectre micro microwave: eesoft : hp 3.）逻辑综合（synthesis tools) 逻辑综合工具可以将设计思想vhd代码转化成对应一定工艺手段的门级电路；将初级仿真 中所没有考虑的门沿（gates delay）反标到生成的门级网表中,返回电路仿真阶段进行再 仿真。最终仿真结果生成的网表称为物理网表。 12、请简述一下设计后端的整个流程？（仕兰微面试题目） 13、是否接触过自动布局布线？请说出一两种工具软件。自动布局布线需要哪些基本元 素？（仕兰微面试题目） 14、描述你对集成电路工艺的认识。（仕兰微面试题目）(完整版)集成电路工艺原理期末试题
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