加法器电路设计 全加器

课设报告

课程名称集成电路设计方向综合课程设计实验项目加法器

实验仪器PC机、candence软件

系别______理学院_

姓名______ 杨凯__ __

实验日期 ____ __________

成绩_______________________

目录

一、概述 (3)

1.1课题背景 (3)

1.2课题意义 (3)

二、设计流程 (3)

三、课设内容 (3)

四、实验原理 (3)

4.1加法器基本原理 (3)

4.1.1 半加器基本原理 (3)

4.1.2 全加器基本原理 (3)

4.2.镜像加法器 (3)

五、上机步骤： (3)

5.1.画电路图步骤 (3)

5.2画版图步骤 (3)

六、加法器电路图： (3)

6.1原理图： (3)

6.2全加器电路图结构 (3)

6.3自己画的电路图 (3)

6.4波形验证： (3)

6.5 TRAN（瞬态）分析 (3)

6.6波形输出参数 (3)

6.728管全加器网表 (3)

6.8仿真波形 (3)

6.9编译仿真波形结果分析 (3)

七、版图设计 (3)

7.1版图 (3)

版图（L AYOUT）是集成电路设计者将设计并模拟优化后的电路转化成的一系列几何图形，包含了集成电路尺寸大小、各层拓扑定义等有关器件的所有物理信息。版图的设计有特定的规则，这些规则是集成电路制造厂家根据自己的工艺特点而制定的。不同的工艺，有不同的设计规则。版图在设计的过程中要进行定期的检查，避免错误的积累而导致难以修改。版图设计流程： (3)

7.2版图设计规则 (3)

7.3修改前版图 (3)

7.4修改后版图 (3)

八、课设心得 (3)

一、概述

集成电路是采用专门的设计技术和特殊的集成工艺技术，把构成半导体电路的晶体管、二极管、电阻、电容等基本单元器件，制作在一块半导体单晶片（例如硅或者砷化镓）或者陶瓷等绝缘基片上，并按电路要求完成元器件间的互连，再封装在一个外壳内，能完成特定的电路功能或者系统功能，所有的元器件及其间的连接状态、参数规范和特性状态、试验、使用、维护、贸易都是不可分割的统一体，这样而得的电路即是集成电路。

全加器作为基本的运算单元，在很多VLSI系统中都有很广泛的应用，是构建微处理器和DSP等运算电路的核心。随着信息技术的不断发展，VLSI的集成度不断提高，人们对运算电路速度、功耗提出了新的要求，以降低功耗提高速度为目标，许多解决方案不断被提出。如果能将速度、功耗、面积这些性能改进，势必对集成电路整体性能有所提升。

本文基于国际SMIC 0.18μm 1P6M 数字工艺、1.8V电源电压，计了一种电路结构简单，延时小，功耗低，芯片面积小的全加器结构；该全加器单元共用11只晶体管，通过在关键路径上采用三管XNOR门实现高速进位链，并且用反相器补充由于阈值电压损失造成的关键路径上逻辑电位的下降，满足了高速和低功耗的要求；用Verilog代码实现了全加器电路功能；使用cadence软件，绘制了全加器原理图、对原理图进行编译仿真，并验证了仿真结果。本文提出的全加器结构在速度、功耗、面积性能上均有很大的提升。

The integrated circuit is the use of a special design techniques and special integration technology, the transistors constituting the semiconductor circuit, diodes, resistors, capacitors, and other basic single components, fabricated in a semiconductor single wafer (e.g. silicon or gallium arsenide) or a ceramic insulatingon the base sheet, and press the circuit required to complete the interconnection between the components, and then encapsulated in a housing, to complete a specific circuit function or system function, and all of the components and their connection status, parameter specifications and characteristics of state, trial,use, maintenance, are indivisible unity of the trade, derived from the circuit so that the integrated circuit.

The full-adder as the basic computing unit, has a very wide range of applications in many VLSI systems is to build the core of the microprocessor and DSP arithmetic circuit. With the continuous development of IT, VLSI integration and speed of the arithmetic circuit, power consumption, new requirements, increase speed to reduce power consumption as the goal, many solutions are constantly being raised. If you can speed, power and area performance improvements, the bound has improved the overall performance of integrated circuits.

Based on the International SMIC 0.18μm 1P6M digital process, supply voltage 1.8V, namely, a circuit structure is simple, small delay, low power consumption, small chip area of the full adder structure; the unit share 11 transistors, three XNOR gate in the critical path to achieve high-speed carry chain, and to supplement the decline in the potential of logic on the critical path due to the loss of threshold voltage caused by the inverter to meet the requirements of high-speed and low power consumption. Verilog code to achieve the functionality of the full adder circuit; cadence software, draw a schematic diagram of the full adder, compiled simulation, schematic and verify the simulation results. The full adder structure proposed in this paper have greatly improved in speed, power and area performance.

1.1课题背景

随着半导体集成电路制造工艺不断进步，特征尺寸不断缩小，工艺特征尺寸缩小到纳米级；工艺技术对结构的影响通过几十年的积累产生了质的变化，关于纳米工艺下的CMOS集成电路设计的研究也越来越重要。随着集成电路的设计进入到纳米时代，片内晶体管数目的增加，大大增加了芯片复杂度，晶体管特征尺寸的缩小则增加了物理设计的难度(纳米级的物理设计需要考虑串扰、片内参数漂移、可生产性、电源完整性等一系列问题)，这些都大幅度增加了设计成本及设计周期。在0．18微米之后晶体管工作电压难以随着工艺的进步而降低，虽然每个晶体管的功耗随着特征尺寸的缩小有所减少，但晶体管数目的增加以及主频的提高使得整个芯片的功耗大幅度增加，这部分功耗在芯片上产生热量使得芯片温度上升，会导致芯片效率降低或者操作错误，也会使得便携式电子产品的电池寿命降低。所以在纳米工艺条件下对集成电路新结构的探索和追求以及对功耗问题的研究已经成为芯片系统设计的主题，更是集成电路领域一直发展的趋势。

全加器需要两个半加器组合，即全加器需要复杂性强得多的体系来完成逻辑运算。近年来，实现全加器的各种逻辑类型相继被提出来，根本目的在于提高全加器速度和降低功耗。由于全处理器需要更复杂性的分子体系，所以对全加器的性能有着越来越高的要求，总的来说，设计的鲁棒性、硅片面积、可靠性、驱动能力、输出阈值损失、延迟和功耗这些都可以作为衡量加法器性能的指标。是设计全加器时需要着重考虑的因素。

1.2课题意义

全加器作为基本的运算单元，在很多VLSI系统中都有很广泛的应用，是构建CPU和DSP等运算电路的核心，其速度和功耗以及面积等的性能将直接影响到整个集成电路的表现；如果能将这些性能改进，势必对集成电路整体性能有所提升；而随着信息技术的不断发展，人们对低功耗，高性能和高集成度的不断追求，电源电压不断降低，特征尺寸不断减小，已经达到纳米级水平，由此在集成电路设计中越来越多新的物理效应需要加以考虑，比如低电源电压下的信号驱动能力、互连延迟，纳米集成电路的漏电，功耗密度和物理实现等等；这些对低功耗高速度的追求对在纳米工艺下设计全加器的提出了许多挑战。本文提出的11晶体管1位全加器，较当今各种文献介绍的全加器结构在速度和功耗以及尺寸上都有很大提升。

二、设计流程

基于SMIC 0.18μm 1P6M 纳米CMOS工艺，设计了一种电路结构简单，延时小，功耗低，芯片面积小的全加器结构，该全加器单元共只用了28个只晶体管。用Candence的Virtuso软件完成了电路原理图的绘制、编译、仿真等工作，并进行结果分析。并完成版图的设计，和布局布线。

三、课设内容

1. 查找文献，设计一个加法器电路；

2. 给予Candence的Virtuso平台画出电路图；

3. 采用Spectre对加法器进行仿真，主要仿真内容：加法器功能、负载电容、功耗；

4. 基于Virtuso平台画出加法器电路的版图，包括MOS晶体管的版图；

5. 提交课设报告；

6．完成答辩。

四、实验原理

4.1 加法器基本原理

加法器有全加器和半加器之分。全加器和半加器的区别在于，全加器有三个输入，半加器有两个输入，既全加器比半加器多了一个来自低位的进位输入，但全加器可由两个半加器构成。

4.1.1 半加器基本原理

1）半加器原理

一个半加器有两个输入x和y以及两个输出（和s与进位输出c）。半加器表达式:

s=x⊕y

(2-1)

c=x.y；

(2-2)

其中x和y是输入，s为和，c为进位输出。

2）半加器真值表

表2.1 半加器真值表

3）半加器门级逻辑

图2.1 半加器逻辑图图2.2 半加器符号

4.1.2 全加器基本原理

1）全加器原理

全加器是一个能对两个一位二进制数及来自低位的“进位”进行相加，产生本位“和”及向高位“进位”的逻辑电路，该电路有3个输入变量，分别是两个加数a和 b 和一个低位C，两个输出变量，分别是本位Sum和高进位CARRY。一位全加器的逻辑表达式：

Sum=A⊕B⊕C

(2-3)

CARRY=AB+ C（A+ B）

x y S c

0 0 0 0

0 1 1 0

1 0 1 0

1 1 0 1

(2-4)

其中A，B 为加数和被加数，C为进位输入；SUM 为和，CARRY是进位输出；

2）全加器逻辑

图2.3 全加器门及逻辑图图2.4 基于半加器的全加器设计图

3）一位全加器的真值表

表2.2 全加器真值表

C是进位输入，A和B是加法器的输入，sum是和输出，carry是进位输出、

当加法器内部产生进位输出CARRY时，进位产生函数C（即A,B）为1.当进位传输函数P（即：A+B）为1时，进位输入信号C传送到进位输出CARRY端，即此时若C=1.则CARRY=1。

通过优化进位门，可以减小逐位进位。例如，对组合逻辑加法器可做如下优化：（1）把进位输入信号C控制的MOS管放置在靠近输出端的地方，使其他各输入信号能够先对门电路进行控制，以减少受C控制的MOS管的衬偏调制效应。

（2）在求“和”门中，栅极与carry’相连的所有MOS管采用最小的尺寸，以使carry’信号的电容负载最小。这个信号的连线也尽可能地短，并且少用扩散区作为连线。

4.2. 镜像加法器

4.3. 电路图

五、上机步骤：

5.1. 画电路图步骤

1.打开PC机；

2.打开虚拟机进入Linux环境；

3.在桌面按右键选择新建终端；

4.输入icfb 进入操作环境；

5.建立自己的库文件；

6.画原理图，保存并检查错误；

7.更改各个器件的参数；

8.设置仿真环境；

9.选择要观察的线路；

10.查看波形是否符合要求，不符合要求就去原理图改输入信号，然后再从

新按步骤进行操作，直到符合要求。

11.调器件画版图

12.检查布局布线规则

5.2 画版图步骤

在做完电路图的基础上画版图：

1．添加画版图的文件

2．输入icfb& 进入操作环境

3．Tools----Technology File Manager-----Attach(选择自己的库和所加库对应即可)

4．在自己的库文件下建立一个单元文件，画版图，保存并检查错误六、加法器电路图：

6.1 原理图：

6.2 全加器电路图结构

6.3 自己画的电路图

6.4 波形验证：

采用0.18um工艺模型

本设计是基于180纳米工艺实现的。

6.5 tran（瞬态）分析

瞬态仿真分析是在给定的输入激励下，在设定的时间范围内计算电路的时域瞬态响应性能。

要验证设计电路的稳定性，速度，精确度等问题必须经过各种情况下的瞬态分析才能做出正确的

判断。

图：5.3 瞬态分析

6.6 波形输出参数

仿真波形共有五个参数，输入A、B、C，输出SUM、CARRY

图5.4 波形输出参数

6.7 28管全加器网表

6.8 仿真波形

6.9 编译仿真波形结果分析

1）仿真结果验证

如图所示：波形有输入A、B、C；输出CARRY和Sum

经计算验证满足全加器输入输出公式：

Sum=A⊕B⊕C

(2-3)

CARRY=AB+ C（A+ B）

(2-4)

所以编译和仿真的结果正确。

2）噪声影响

图中的全加器的输出波形存在毛刺，是因为有噪声的原因，属于正常现象不影响输出波形结果。

七、版图设计

7.1版图

版图（Layout）是集成电路设计者将设计并模拟优化后的电路转化成的一系列几何图形，包含了集成电路尺寸大小、各层拓扑定义等有关器件的所有物理信息。版图的设计有特定的规则，这些规则是集成电路制造厂家根据自己的工艺特点而制定的。不同的工艺，有不同的设计规则。版图在设计的过程中要进行定期的检查，避免错误的积累而导致难以修改。版图设计流程：

1）系统规范化说明（System Specification）

包括系统功能、性能、物理尺寸、设计模式、制造工艺、设计周期、设计费用等等。

2）功能设计（Function Design）

将系统功能的实现方案设计出来。通常是给出系统的时序图及各子模块之间的数据流图。

3）逻辑设计（Logic Design）

这一步是将系统功能结构化。通常以文本、原理图、逻辑图表示设计结果，有时也采用布尔表达式来表示设计结果。

4）电路设计（Circuit Design）

电路设计是将逻辑设计表达式转换成电路实现。

5）物理设计（Physical Design or Layout Design）

物理设计或称版图设计是VLSI设计中最费时的一步。它要将电路设计中的每一个元器件包括晶体管、电阻、电容、电感等以及它们之间的连线转换成集成电路制造所需要的版图信息。

6）设计验证（Design Verification）

在版图设计完成以后，非常重要的一步工作是版图验证。主要包括：设计规则检查（DRC）、版图的电路提取（NE）、电学规检查（ERC）和寄生参数提取（PE）

7.2 版图设计规则

用特定工艺制造电路的物理掩膜版图都必须遵循一系列几何图形排列的规则，这些规则称为版图设计规则。设计规则是以晶圆厂实际制造过程为基准，经过实际验证过的一整套参数，是进行版图设计必须遵守的规则，版图设计是否符合设计规则是流片是否成功的一个关键。

设计规则包括几何规则、电学规则以及走线规则。设计规则可分类为：

1）拓扑设计规则（绝对值）：最小宽度、最小间距、最短露头、离周边最短距离）；

2）λ设计规则（相对值）：最小宽度w=mλ、最小间距s=nλ、最短露头t=lλ、离周边最短距离d=hλ（λ由IC制造厂提供，与具体的工艺类型有关，m、n、l、h为比例因子，与图形类形有关）；

3）宽度规则（width rule）：

宽度指封闭几何图形的内边之间的距离。在利用DRC(设计规则检查)对版图进行几何规则检查时，对于宽度低于规则中指定的最小宽度的几何图形，计算机将给出错误提示。

图4.1最小宽度、最大宽度

4）间距规则（Separation rule）：

间距指各几何图形外边界之间的距离。

图4.2（a）同一工艺层的间距(spacing) 图4.2（b）不同工艺层的间距(separation) 5）交叠规则（Overlap rule）

交叠有两种形式：

<1>一个几何图形内边界到另一个图形的内边界长度（intersect）

<2>一个几何图形外边界到另一个图形的内边界长度（enclosur e）

图4.3（a）Intersect 图4.3（a）enclosure 制定设计规则的主要目的是为了在制造时能用最小的硅片面积达到较高的成品率和电路可靠性。

7.3修改前版图