基于cadence的全加器设计报告

当代数字集成电路设计报告

2014 年 1 月 2 日

题目：

CMOS 加法器的设计

学院：电子工程学院年级： 2013级专业：集成电路工程姓名：孟繁刚学号： 2131376 指导教师：

曲伟

CMOS加法器的设计

前言

加法器是产生数的和的装置。加数和被加数为输入，和数与进位为输出的装置为半加器。若加数、被加数与低位的进位数为输入，而和数与进位为输出则为全加器。常用作计算机算术逻辑部件，执行逻辑操作、移位与指令调用。在电子学中，加法器是一种数位电路，其可进行数字的加法计算。在现代的电脑中，加法器存在于算术逻辑单元（ALU）之中。加法器可以用来表示各种数值，如：BCD、加三码，主要的加法器是以二进制作运算。由于负数可用二的补数来表示，所以加减器也就不那么必要。

以单位元的加法器来说，有两种基本的类型：半加器和全加器，半加器有两个输入和两个输出，输入可以标识为A、B 或X、Y，输出通常标识为合S 和进制C。A 和 B 经XOR 运算后即为S，经AND 运算后即为C。

全加器引入了进制值的输入，以计算较大的数。为区分全加器的两个进制线，在输入端的记作Ci 或Cin，在输出端的则记作Co 或Cout。半加器简写为H.A.，全加器简写为 F.A.。半加器：半加器的电路图半加器有两个二进制的输入，其将输入的值相加，并输出结果到和（Sum）和进制（Carry）。半加器虽能产生进制值，但半加器本身并不能处理进制值。全加器：全加器三个二进制的输入，其中一个是进制值的输入，所以全加器可以处理进制值。全加器可以用两个半加器组合而成。

一、设计要求

本次设计要求实现一个加法器，通过从前端到后端的设计过程，了解数字集成电路设计流程，基本单元选用复杂cmos电路实现的一位全加器，采用pmos 与nmos网络完全对偶的mirror型。

图1位加法器级联图

如图1所示，四个1位加法器级联成一个4位加法器的级联图。这种电路的好处是将每前一级的Cin与后一级的Cout直接级联，连接比较方便，电路比较好设计。版图设计也相对较简单，画出一位全加器的版图，多位全加器的版图就迎刃而解。由于采用直接级联，前一级的输出延时要累加到后一级的输入进位中，最后会导致级联越多，延时越多。为了提高性能，可以采用曼彻斯特进位链或是进位旁路。

二、全加器的逻辑关系和真值表

全加器英语名称为full-adder，是用门电路实现两个二进制数相加并求出和的组合线路，称为一位全加器。一位全加器可以处理低位进位，并输出本位加法进位。多个一位全加器进行级联可以得到多位全加器。

A、B分别为加数与被加数，Ci为低位向本位的进位值，S为“和”，Co为本位向高位的进位值。全加器的逻辑关系为：S=A⊕B⊕Ci

Co=ACi+BCi+AB=(A⊕B)Ci+AB

全加器真值表如下表：

表1 全加器真值表

三、全加器电路结构的设计

本设计采用cadence软件，对全加器的电路结构进行设计、仿真，并画出版图。电路结构如下图所示。

图2 全加器电路结构图

该电路传输门1与反相器构成异或门，传输门2与反相器构成同或门，其输出分别为A⊕B、B

A。同或门与异或门的关系为：只要将异或门的输出端反相，

⊕

如A变成A，那么异或门就变成了同或门，反之亦然。该电路实现全加器的原理为：因为

S= A⊕B⊕Ci=( A⊕B)Ci+（B

A）Ci

⊕

当B

A=0，A⊕B=1时，S=Ci

⊕

当B

A=1，A⊕B=0时，S= Ci

⊕

因此，求和只需用一个2选1数据选择器，用A⊕B和B

A作为控制信号，

⊕

用Ci与Ci作为输入信号即可。

进位信号：Co=( A⊕B) Ci+AB。当A⊕B=0，则A=B=1 Co=1=A=B ， A=B=0 Co=0=A=B，即Co选择A或B。当A⊕B=1，则A≠B，Co=Ci，即Co选择Ci。

因此，同样用一个2选1电路，用A⊕B和B

A作为控制信号，Co在A和

⊕

Ci选择。图中传输门5和6构成2选1电路，完成进位信号输出功能。输出端

反相器一方面可以增加驱动能力，另一方面可以完成反相还原极性，因为数据选择器输入信号是A和Ci。

四、版图的设计与验证

版图测试分为DRC检测和LVS检测，下面我们分别对加法器电路进行DRC 检测和LVS检测。

DRC检测：

DRC验证是为了检验设计的版图是否满足设计规则检查。一般的DRC检查文件包含以下几个部分：

(1)运行设置，设置GDS的位置，结果文件放的位置等；

(2)层次定义，定义输入的层次；

(3)层次运算，产生运算需要的一些中间层次；

(4)规则检查，具体对每条规则的检查；

(5)选择控制，可以只检查某几条规则或者只检查某个单元

验证结果如下图。

图3 DRC验证图

DRC验证是为了检验设计的版图是否满足设计规则检查。如图所示，所画版图通过了DRC验证，没有错误。

LVS验证：

LVS检查是为了验证所画的版图和原理图是否匹配。LVS 在晶体管级比较版图和逻辑图的连接性，而且输出所有不一致的地方。LVS 能够把每一个网络转化为一个电路模型。

LVS 工具包括下列的检查：

（1）版图与版图：版图与版图（LVL）是LVS 的一部分，它是用来比较器件级或门级两个相似版图的数据库，从而报出在互连关系和器件参数方面不一致的地方。

（2）逻辑与逻辑：逻辑与逻辑（SVS）是LVS 的一部分，它是来比较两个逻辑图的。

（3）版图与逻辑：版图与逻辑(LVS)是用来确认版图和逻辑图是否一直工作。LVS 比较版图和逻辑图。在晶体管级的连接是否正确，并以报告的形式列出差异之处。本电路的LVS验证图如下图所示。

图4 LVS验证图

从图中可以看出，全加器的版图和原理图匹配，满足LVS验证。这样就证明了版图的正确性与可操作性。

五、结果分析

我们设计的是全加器，最终的电路功能就要满足表1所示的电路功能，对我

们设计的电路进行结果分析，得到其输入-输出的波形图，如下图所示。

图5 输入-输出波形图

观察波形图，上面的三个波形为三个输入端（两个输入端与一个进位端），下面的两个波形分别为全加器的输出结果，输出端和进位端。我们看到，设计的全加器电路满足设计要求，并且达到了表1所示真值表的对应关系。

ORCAD实验报告

实验一 Pspice 软件的分析过程【实验目的】：熟悉PSpice 的仿真功能，熟练掌握各种仿真参数的设置方法，综合观测并分析仿真结果，并能够对结果进行分析与总结。【实验内容】： 1、完成教材P150的例6.1.1、例6.1.2和例6.1.3，其原理图分别如图1-1、图1-2和图1-3所示，并对仿真结果进行分析和总结。 R1R31k R41k 2、对图1-4所示电路运行直流工作点分析（Bias Point Detail ）。根据PSpice 软件的仿真结果 ① 计算A 、B 之间的电压的值； ② 计算两个电源输出的电流值； ③ 如果在A 、B 之间用一根导线直接连接或接一电阻，问电路的工作状态有无变化。 VOFF = 0VOFF = 0R6C12n L14H 图1-2

【实验步骤】： 1. 图一均为直流分量，故对其进行静态分析。观察各点电流电压以及功率； 2. 图二，图三为交流分量，故使用时域分析观察电感电容的电压电流和功率随时间变化的波形； 3. 对图1-4所示电路运行直流工作点分析。【实验结果】：一，对图一进行静态分析，所得结果如下可以看出， R1与并联回路、R3与R4串联分压R3与R4串联的回路与R2并联分流。二，对图二进行时域分析，波形如下图所示： R4R1图1-4

10V 0V SEL>> -10V V(L1:1) 10mW 0W -10mW W(L1) I(L1:1) Time 可以看出，电流经过电感时，相位减少了九十度，使得计算出的功率曲线成为如图所示结果对图三进行时域分析，波形如下图所示： 1.0mW 0W -1.0mW W(C1) 200uA 0A -200uA I(C1) V(C1:2)V(0) Time 可以看出，电流经过电容时，相位减少了九十度，使得计算出的功率曲线成为如图所示结果三，对图1-4所示电路运行直流工作点分析,结果如下 1. A、B两点间的电压值为0v。

4位全加器实验报告

四位全加器 11微电子黄跃21 【实验目的】采用modelsim集成开发环境，利用verilog硬件描述语言中行为描述模式、结构描述模式或数据流描述模式设计四位进位加法器。【实验内容】加法器是数字系统中的基本逻辑器件。多位加法器的构成有两种方式：并行进位和串行进位方式。并行进位加法器设有并行进位产生逻辑，运算速度快；串行进位方式是将全加器级联构成多位加法器。通常，并行加法器比串行级联加法器占用更多的资源，并且随着位数的增加，相同位数的并行加法器比串行加法器的资源占用差距也会越来越大。实现多位二进制数相加的电路称为加法器,它能解决二进制中1＋1＝10的功能（当然还有 0＋0、0＋1、1＋0）. 【实验原理】

表2 全加器逻辑功能真值表图4 全加器方框图图5 全加器原理图多位全加器连接可以是逐位进位，也可以是超前进位。逐位进位也称串行进位，其逻辑电路简单，但速度也较低。四位全加器如图9所示，四位全加器是由半加器和一位全加器组建而成：图9 四位全加器原理图【实验步骤】 (1)建立新工程项目：打开modelsim软件，进入集成开发环境，点击File→New project建立一

个工程项目adder_4bit。建立文本编辑文件：点击File→New在该项目下新建Verilog源程序文件并且输入源程序。 (2)编译和仿真工程项目：在verilog主页面下，选择Compile— Compile All或点击工具栏上的按钮启动编译，直到project出现status栏全勾，即可进行仿真。选择simulate - start simulate或点击工具栏上的按钮开始仿真，在跳出来的 start simulate框中选择work-test_adder_4bit测试模块，同时撤销Enable Optimisim前的勾，之后选择ok。在sim-default框内右击选择test_adder_4bit，选择Add Wave,然后选择simulate-run-runall,观察波形，得出结论，仿真结束。四位全加器 1、原理图设计如图9所示，四位全加器是由半加器和一位全加器组建而成：图9 四位全加器原理图【仿真和测试结果】下图为四位全加器的仿真图：

OrCAD Capture CIS Cadence原理图绘制

OrCADCaptureCIS(Cadence原理图绘制) 1,打开软件........................................ 2，设置标题栏..................................... 3，创建工程文件................................... 4,设置颜色........................................ 2.制作原理库.......................................... 1,创建元件库...................................... 2，修改元件库位置，新建原理图封库................. 3，原理封装库的操作............................... 3.绘制原理图.......................................... 1.加入元件库，放置元件............................ 2.原理图的操作.................................... 3.browse命令的使用技巧 ........................... 4.元件的替换与更新................................ 4.导出网表............................................ 1.原理图器件序号修改.............................. 2.原理图规则检查.................................. 3.显示DRC错误信息................................ 4.创建网表........................................ 5.生成元件清单(.BOM)..................................

orcad实验报告

竭诚为您提供优质文档/双击可除 orcad实验报告篇一：orcad实验报告一成绩电路计算机辅助设计实验报告实验名称电路原理图的绘制实验班级电子xx姓名xx学号（后两位）xx指导教师xx实验日期20XX年11月10日实验一电路原理图的绘制一、目的：熟悉在orcAD中的功能及画图操作步骤二、实验内容：1.画出电路图（Vcc位于place/power/capsym.olb0位于 place/ground/source.olb下,ouT是place/netalias） 1.orcADcapture、orcADpspice、orcADLayout的功能是？答：orcADcpture用于原理电路图设计；orcADpspice 用于电路模拟仿真；orcADlayout用于印制板电路设计2.说明电路设计流程与画电路图的步骤。答：电路设计流程：①用orcADcpturecIs软件②新建

设计项目③配置元器件符号库④进入设计项目管理窗口⑤启动电路图编辑器⑥绘制电路图⑦电路图的后处理和结果保存。画图步骤：①调用pageeditor②绘制电路图③修改电路图④电路图的后处理和结果输出。 3.在orcADcapture电路编辑环境中，如何加载元件库？答：在orcADcpture电路编辑环境中，选中library目录后，单击鼠标右键，屏幕上鼠标处弹出AddFile快捷菜单，单击AddFile弹出AddFiletoprojectFolder对话框，在c:\cadence\psD_14.2 \tools\capture\library目录下选择所需要的图形符号库文件添加到项目中。4.在orcADcapture电路编辑环境中，如何取用元件？答：在orcADcpture电路编辑环境中，完成所需符号库添加后，单击某一库名称，该库中的元器件符号将按字母顺序列在其上方的元器件符号列表框中。然后通过元器件符号列表框右侧的滚动条查找元器件名称或在part文本框中键入欲查找的元器件符号名称。若所选符号正是要求的元器件符号，按“ok”按钮，该符号即被调至电路图中。 5.在orcADcapture电路编辑环境中，如何放大和缩小窗口显示比例？答：Zoomin和Zoomout放大和缩小窗口显示比例。

实验一四位串行进位加法器的设计实验报告

实验一四位串行进位加法器的设计一、实验目的 1.理解一位全加器的工作原理 2.掌握串行进位加法器的逻辑原理 3.进一步熟悉Quartus软件的使用，了解设计的全过程，二、实验内容 1.采用VHDL语言设计四位串行进位的加法器 2.采用画原理图的方法设计四位串行进位加法器三、实验步骤 1、使用VHDL语言设计 1.打开File—>New Project Wizard输入文件名adder4保存在D盘内，打开File—>New—>VHDL File,从模版中选择库的说明，use语句的说明，实体的说明，结构体的说明，编写VHDL代码，然后保存、编译。打开File—>New—>Other File—>Vector Waveform File,查找引脚，从Edit中选择End Time 输入40、ns 保存。从Assignments—>Settings—>Simulator Settings —>Functional 然后Processing—>Generate Functional Simnlation Netlist —>确定。选择Start Simulation保存最后的波形图，打开File —>close关闭工程。底层文件： LIBRARY ieee;

USE fadder IS PORT ( a, b,cin : IN STD_LOGIC; s, co : OUT STD_LOGIC ); END fadder; ARCHITECTURE arc1 OF fadder IS BEGIN s<=a xor b xor cin; co<=((a xor b)and cin)or(a and b); END arc1; 顶层文件： LIBRARY ieee; USE adder4 IS PORT ( c0: IN STD_LOGIC; a,b : IN STD_LOGIC_VECTOR(3 DOWNTO 0); s : OUT STD_LOGIC_VECTOR(3 DOWNTO 0); c4 : OUT STD_LOGIC );

Cadence原理图绘制流程

第一章设计流程传统的硬件系统设计流程如图1－1所示，由于系统速率较低，整个系统基本工作在集中参数模型下，因此各个设计阶段之间的影响很小。设计人员只需要了解本阶段的基本知识及设计方法即可。但是随着工艺水平的不断提高，系统速率快速的提升，系统的实际行为和理想模型之间的差距越来越大，各设计阶段之间的影响也越来越显著。为了保证设计的正确性，设计流程也因此有所变动，如图1－2所示，主要体现在增加了系统的前仿真和后仿真。通过两次仿真的结果来预测系统在分布参数的情况下是否能够工作正常，减少失败的可能性。细化并调整以上原理图设计阶段的流程，并结合我们的实际情况，原理图设计阶段应该包括如下几个过程： 1、阅读相关资料和器件手册在这个阶段应该阅读的资料包括，系统的详细设计、数据流分析、各器件手册、器件成本等。 2、选择器件并开始建库在这个阶段应该基本完成从主器件到各种辅助器件的选择工作，并根据选择结果申请建库。 3、确认器件资料并完成详细设计框图为保证器件的选择符合系统的要求，在这一阶段需要完成各部分电路具体连接方式的设计框图，同时再次确认器件的相关参数符合系统的要求，并能够和其他器件正确配合。 4、编写相关文档这些文档可以包括：器件选择原因、可替换器件列表、器件间的连接框图、相关设计的来源（参考设计、曾验证过的设计等），参数选择说明，高速连接线及其它信息说明。 5、完成EPLD 内部逻辑设计，并充分考虑可扩展性。

在编写相关文档的的同时需要完成EPLD内部逻辑的设计，确定器件容量及连接方式可行。 6、使用Concept-HDL绘制原理图 7、检查原理图及相关文档确保其一致性。以上流程中并未包括前仿真的相关内容，在设计中可以根据实际情况，有选择的对部分重要连线作相关仿真，也可以根据I/O的阻抗，上升下降沿变化规律等信息简单分析判断。此流程中的各部分具体要求、注意事项、相关经验和技巧有待进一步完善。

集成电路设计实验报告

集成电路设计实验报告时间：2011年12月

实验一原理图设计一、实验目的 1.学会使用Unix操作系统 2.学会使用CADENCE的SCHEMA TIC COMPOSOR软件二：实验内容使用schematic软件，设计出D触发器，设置好参数。二、实验步骤 1、在桌面上点击Xstart图标 2、在User name：一栏中填入用户名，在Host：中填入IP地址，在Password：一栏中填入用户密码，在protocol：中选择telnet类型 3、点击菜单上的Run！，即可进入该用户unix界面 4、系统中用户名为“test9”，密码为test123456 5、在命令行中（提示符后，如：test22>）键入以下命令 icfb&↙(回车键)，其中& 表示后台工作，调出Cadence软件。出现的主窗口所示： 6、建立库(library)：窗口分Library和Technology File两部分。Library部分有Name和Directory 两项，分别输入要建立的Library的名称和路径。如果只建立进行SPICE模拟的线路图，Technology部分选择Don’t need a techfile选项。如果在库中要创立掩模版或其它的物理数据（即要建立除了schematic外的一些view），则须选择Compile a new techfile(建立新的techfile)或Attach to an existing techfile(使用原有的techfile)。 7、建立单元文件(cell)：在Library Name中选择存放新文件的库，在Cell Name中输入名称，然后在Tool选项中选择Composer-Schematic工具(进行SPICE模拟)，在View Name中就会自动填上相应的View Name—schematic。当然在Tool工具中还有很多别的

FPGA一位全加器设计实验报告

题目：1位全加器的设计一．实验目的 1.熟悉QUARTUSII软件的使用； 2.熟悉实验硬件平台的使用； 3.掌握利用层次结构描述法设计电路。二．实验原理由于一位全加器可由两个一位半加器与一个或门构成，首先设计半加器电路，将其打包为半加器模块；然后在顶层调用半加器模块组成全加器电路；最后将全加器电路编译下载到实验箱，其中ain,bin,cin信号可采用实验箱上SW0,SW1,SW2键作为输入，并将输入的信号连接到红色LED管 LEDR0,LEDR1,LEDR2上便于观察，sum,cout 信号采用绿色发光二极管LEDG0,LEDG1来显示。三．实验步骤 1.在QUARTUSII软件下创建一工程，工程名为full_adder，芯片名为EP2C35F672C6； 2.新建Verilog语言文件，输入如下半加器Verilog语言源程序； module half_adder(a,b,s,co); input a,b; output s,co; wire s,co; assign co=a & b; assign s=a ^ b; Endmodule 3.保存半加器程序为，进行功能仿真、时序仿真，验证设计的正确性。其初始值、功能仿真波形和时序仿真波形分别如下所示

4.选择菜单File→Create/Update→Create Symbol Files for current file，创建半加器模块； 5.新建一原理图文件，在原理图中调用半加器、或门模块和输入，输出引脚，按照图1所示连接电路。并将输入ain,bin,cin连接到FPGA的输出端，便于观察。完成后另保存full_adder。电路图如下 6.对设计进行全编译，锁定引脚，然后分别进行功能与时序仿真，验证全加器的逻辑功能。其初始值、功能仿真波形和时序仿真波形分别如下所示

cadence实验报告

( 实验报告) 姓名：____________________ 单位：____________________ 日期：____________________ 编号：YB-BH-054179 cadence实验报告Cadence experiment report

工作报告| Work Report 实验报告cadence实验报告 PSpice Simulation Experience 6 20xx0xx21236 张双林 Work requirement : please read the exercise of page 117 from the spice book, but simulate the device model parameters and operational point at 30 degree and 100 degree. Please Run the TEMP analysis with Pspice and answer the question of the exercise Please hand out a e-report about your work I. Net-lists and circuit figure : And the net-list file goes : EX3 DC Analysys exapal1.2 .MODEL MELQ NPN BF=100 IS=1E-16 Q1 2 1 0 MELQ RB 3 1 200K RC 3 2 1K VCC 3 0 DC 5 .temp 30 100 .OP .END II. Simulation result : According to the output file, we can draw a table to contrast the difference: 第2页

4位全加器实验报告.doc

四位全加器 11微电子黄跃1117426021 【实验目的】采用modelsim集成开发环境，利用verilog硬件描述语言中行为描述模式、结构描述模式或数据流描述模式设计四位进位加法器。【实验内容】加法器是数字系统中的基本逻辑器件。多位加法器的构成有两种方式：并行进位和串行进位方式。并行进位加法器设有并行进位产生逻辑，运算速度快；串行进位方式是将全加器级联构成多位加法器。通常，并行加法器比串行级联加法器占用更多的资源，并且随着位数的增加，相同位数的并行加法器比串行加法器的资源占用差距也会越来越大。实现多位二进制数相加的电路称为加法器,它能解决二进制中1＋1＝10的功能（当然还有 0＋0、0＋1、1＋0）. 【实验原理】全加器除本位两个数相加外，还要加上从低位来的进位数，称为全加器。图4为全加器的方框图。图5全加器原理图。被加数A i 、加数B i 从低位向本位进位C i-1 作为电路的输入，全加和S i 与向高位的进位C i 作为电路的输出。能实现全加运算功能的电路称为全加电路。全加器的逻辑功能真值表如表2中所列。信号输入端信号输出端 A i B i C i S i C i 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 1

Cadence 原理图库设计

Cadence原理图库设计一.工具及库文件目录结构 Cadence提供Part Developer库开发工具供大家建原理图库使用。 Cadence 的元件库必具备如下文件目录结构为： Library----------cell----------view(包括Sym_1,Entity,Chips,Part-table) Sym_1:存放元件符号 Entity:存放元件端口的高层语言描述 Chips:存放元件的物理封装说明和属性 Part-table:存放元件的附加属性，用于构造企业特定部件我们可以通过定义或修改上述几个文件的内容来创建和修改一个元件库，但通过以下几个步骤来创建元件库则更直观可靠一些。二.定义逻辑管脚在打开或新建的Project Manager中，如图示，打开Part Developer。然后出现如下画面，点击Create New,下图新菜单中提示大家选择库路径，新建库元件名称及器件类型。

点击ok后，Part Developer首先让大家输入元件的逻辑管脚。一个原理图符号可以有标量管脚和矢量管脚。标量管脚在符号中有确定位置，便于检查信号与管脚的对应，但矢量管脚却可使原理图更简洁，适用于多位总线管脚。点击上图中的Edit,编辑器会让我们对首或尾带有数字的字符串的多种输入方式（A1; 1A; 1A1）进行选择,一但选定，编辑器即可对同时具有数字和字母的管脚输入进行矢量或标量界定。管脚名首尾均不带数字的字符串如A; A1A则自动被识别为标量管脚。按照元件手册决定管脚名称及逻辑方向,选择是否为低电平有效，点击ADD即可加入新的管脚。 (注：不论是标量或矢量管脚，均可采用集体输入，如在Pin Names栏可输入A1-A8, 1C-16C)

实验报告cadence实验报告三篇_082文档

2020 实验报告cadence实验报告三篇 _082文档 EDUCATION WORD

实验报告cadence实验报告三篇_082文档前言语料：温馨提醒，教育，就是实现上述社会功能的最重要的一个独立出来的过程。其目的，就是把之前无数个人有价值的观察、体验、思考中的精华，以浓缩、系统化、易于理解记忆掌握的方式，传递给当下的无数个人，让个人从中获益，丰富自己的人生体验，也支撑整个社会的运作和发展。本文内容如下：【下载该文档后使用Word打开】 PSpiceSimulationExperience6 20xx0xx21236张双林 Workrequirement: pleasereadtheexerciseofpage117fromthespicebook,butsimulat ethedevicemodelparametersand operationalpointat30degreeand100degree. PleaseRuntheTEMPanalysiswithPspiceandanswerthequestionoft heexercisePleasehandoutae-reportaboutyourworkI. Net-listsandcircuitfigure: Andthenet-listfilegoes: EX3DCAnalysysexapal1.2

.MODELMELQNPNBF=100IS=1E- 16Q1210MELQRB31200KRC321KVCC30DC5.temp30100.OP.END II.Simulationresult: Accordingtotheoutputfile,wecandrawatabletocontrastthediff erence: a. b. III.Conclusion: Withaninspectionofthecircuitparametersindifferenttemperat ures,wecanfindthatthevalueofISchangeslargely,about1000tim es,andGM,about16percent,whileabout500mvdecreasingonVCEcau sed.SothebehaviorofTransistorscanbeaffectedbytemperatures largely.

八位加法器设计实验报告

实验四：8位加法器设计实验 1.实验目的：熟悉利用quartus原理图输入方法设计简单组合电路，掌握层次化设计方法。 2.实验原理：一个八位加法器可以由八个全加器构成，加法器间的进位可以串行方式实现，即将低位加法器的进位输出cout与相邻的高位加法器的最低进位输入信号cin相接。 3.实验任务：完成半加器，全加器，八位加法器设计，使用例化语句，并将其设计成一个原件符号入库，做好程序设计，编译，程序仿真。 1）编译成功的半加器程序： module h_adder(a,b,so,co); input a,b; output so,co; assign so=a^b; assign co=a&b; endmodule 2）编译成功的全加器程序： module f_adder(ain,bin,cin,cout,sum); output cout,sum;input ain,bin,cin; wire net1,net2,net3; h_adder u1(ain,bin,net1,net2); h_adder u2(.a(net1),.so(sum),.b(cin),.co(net3));

or u3(cout,net2,net3); endmodule 3）编译成功的八位加法器程序： module f_adder8(ain,bin,cin,cout,sum); output [7:0]sum; output cout;input [7:0]ain,bin;input cin; wire cout0, cout1, cout2 ,cout3, cout4,cout5,cout6; f_adder u0(.ain(ain[0]),.bin(bin[0]),.cin(cin),.sum(sum[0]) ,.cout(cout0)); f_adder u1(.ain(ain[1]),.bin(bin[1]),.cin(cout0),.sum(sum[1 ]),.cout(cout1)); f_adder u2(.ain(ain[2]),.bin(bin[2]),.cin(cout1),.sum(sum[2 ]),.cout(cout2)); f_adder u3(.ain(ain[3]),.bin(bin[3]),.cin(cout2),.sum(sum[3 ]),.cout(cout3)); f_adder u4(.ain(ain[4]),.bin(bin[4]),.cin(cout3),.sum(sum[4

于博士Cadence视频教程原理图设计pdf

Cadence SPB 15.7 快速入门视频教程的SPB 16.2版本第01讲 - 第15讲：OrCAD Capture CIS原理图创建第16讲 - 第26讲：Cadence Allegro PCB创建封装第27讲 - 第36讲：Cadence Allegro PCB创建电路板和元器件布局第37讲 - 第46讲：Cadence Allegro PCB设置布线规则第47讲 - 第56讲：Cadence Allegro PCB布线第57讲 - 第60讲：Cadence Allegro PCB后处理、制作光绘文件第1讲课程介绍，学习方法，了解CADENCE软件 1．要开发的工程本教程以下面的例子来开始原理图设计和PCB布线 2．教程内容

3．软件介绍 Design Entry CIS：板级原理图工具 Design Entry HDL：设计芯片的原理图工具，板级设计不用 Layout Plus：OrCAD自带的PCB布线工具，功能不如PCB Editor强大 Layout Plus SmartRoute Calibrate：OrCAD自带的PCB布线工具，功能不如PCB Editor强大PCB Editor：Cadence 的PCB布线工具 PCB Librarian：Cadence 的PCB封装制作工具 PCB Router：Cadence 的自动布线器 PCB SI：Cadence 的PCB信号完整性信号仿真的工具 SigXplorer：Cadence 的PCB信号完整性信号仿真的工具 4．软件列表

5．开始学习Design Entry CIS 启动：Start/Cadence SPB 16.2/Design Entry CIS 启动后，显示下图：里面有很多选项，应该是对应不同的License 本教程使用：OrCAD Capture CIS 我个人认为：Allegro PCB Design CIS XL是所有可选程序中，功能最强大的，但不知道，强在哪里；而且本教程的原理图文件可以使用上表中不同的程序打开 6．选择OrCAD Capture CIS，启动后显示下图

集成电路综合实验报告

集成电路设计综合实验题目：集成电路设计综合实验班级：微电子学1201 姓名：学号：

集成电路设计综合实验报告一、实验目的 1、培养从版图提取电路的能力 2、学习版图设计的方法和技巧 3、复习和巩固基本的数字单元电路设计 4、学习并掌握集成电路设计流程二、实验内容 1. 反向提取给定电路模块（如下图1所示），要求画出电路原理图，分析出其所完成的逻辑功能，并进行仿真验证；再画出该电路的版图，完成DRC验证。图1 1.1 查阅相关资料，反向提取给定电路模块，并且将其整理、合理布局。 1.2 建立自己的library和Schematic View（电路图如下图2所示）。图2 1.3 进行仿真验证，并分析其所完成的逻辑功能（仿真波形如下图3所示）。

图3 由仿真波形分析其功能为D锁存器。锁存器:对脉冲电平敏感，在时钟脉冲的电平作用下改变状态。锁存器是电平触发的存储单元，数据存储的动作取决于输入时钟（或者使能）信号的电平值，当锁存器处于使能状态时，输出才会随着数据输入发生变化。简单地说，它有两个输入，分别是一个有效信号EN,一个输入数据信号DATA_IN，它有一个输出Q，它的功能就是在EN有效的时候把DATA_IN的值传给Q，也就是锁存的过程。只有在有锁存信号时输入的状态被保存到输出，直到下一个锁存信号。其中使能端A 加入CP信号，C为数据信号。输出控制信号为0时，锁存器的数据通过三态门进行输出。所谓锁存器，就是输出端的状态不会随输入端的状态变化而变化，仅在有锁存信号时输入的状态被保存到输出，直到下一个锁存信号到来时才改变。锁存，就是把信号暂存以维持某种电平状态。 1.4 生成Symbol测试电路如下(图4所示) 图4

数电实验报告半加全加器

实验二半加/减器与全加/减器一、实验目的：（1）掌握全加器和半加器的逻辑功能。（2）熟悉集成加法器的使用方法。（3）了解算术运算电路的结构。二、实验设备： 1、 74LS00 （二输入端四与非门） 2、 74LS86 （二输入端四异或门） 3、数字电路实验箱、导线若干。 Ver 4B 4A 4￥ 3B 3A 3Y 1A IB !Y 2A 2B 2Y GND （74LS86引脚图）三、实验原理：两个二进制数相加，叫做半加，实现半加操作的电路，称为半加器。 A 表示被加数，B 表示加数，S 表示半加和，Co 表示向高位的进位。全加器能进行加数、被加数和低位来的信号相加，并给出该位的进位信号以及和。四、实验内容：用74LS00和74LS86实现半加器、全加器的逻辑电路功能。（一）半加器、半减器 M=0寸实现半加，M=1时实现半减，真值表如下：（74LS00引脚）

功能M A B S C 半加00000 00110 01010 01101 半减10000 10111 11010 11100 —s +/- ——co M （半加器图形符号） 2、 ⑴S真值表: 00011110 00110 11001 A ⑵C真值表: 00011110 00000 10101 C 二B（A二M）

（二）全加器、全减器 S CO C^BC i-1 ?（M 十 A ）（B 十 C ）、实验结果半加器： S 二 AB AB = A 二 B C =B （A 二 M ）全加器： S = A 二 B - C i-1 G 二GM C 2M CI B +/一

优秀的cadence实验报告作业

Cadence 实验报告集成运算放大器设计班级：微电子与固体电子3 班姓名： ** 学号：********* 运用cadence 软件设计运算放大器集成电路版图

目录一、实验要求 (3) 二、实验目的 (3) 三、实验内容 (3) 1.打开cadence 界面 (3) 2.建立Libarary (3) 3. 绘制原理图 (4) 4. 原理图仿真 (5) 5. 版图设计 (7) 6. 版图DRC 验证 (9) 四、实验总结 (9)

实验报告一、实验要求实验为在Cadence 软件环境下自己设计一个放大器，绘制放大器版图并利用Cadence 环境下的Dracular 进行DRC 验证。要求通过实验熟悉版图设计，可以熟练使用各种快捷键，并在版图设计中使用共质心等设计来减小电路可能产生的二级效应。二、实验目的通过自行设计一个运算放大器了解集成电路版图设计的流程，从建立一个libarary 和cellview 到可以独立完成一个普通运放的原理图绘制、仿真、版图设计、版图验证。熟悉cadence 软件的使用，用各种软件环境完成版图。学会在设计中发现问题解决问题，如调整管子的宽长比来提高增益获得更好的波形，使用共质心画法消除一定二级效应等。三、实验内容 1.打开cadence 界面首先要进入linux 操作环境，之后在linux 下输入指令打开cadence，我用的是实验室的V20z 服务器，在实验室机器桌面上找到Xmanager 进入然后双击Xbrowser 找到对应服务器V20z 点击进入输入帐号密码便可进入linux 操作界面。打开终端（Terminal）之后输入命令icfb&之后可以看到CIW 窗口，标志正式进入cadence 操作环境。 2.建立Libarary 如图1 所示，在CIW 窗口中进入libarary manager，依次点击file－New－Libarary 即可进入新建libaray 窗口，匹配一个工艺库后就能建立一个自己的Libarary，我用的是0.18um 的工艺。选择工艺的窗口如图2 所示。

OrCAD电路的参数分析实验报告

实验四电路的参数分析一、实验目的 1、了解对电子电路进行各种参数分析（包括全局参数、模型参数以及温度）的功能。 2、通过对实际电路进行各种参数分析，掌握分析设置方法。二、实验内容 1、针对实验三的单管放大电路，所有电阻均采用Rbreak 模型，设置其电阻温度系数为tc1=0.01，tc2=0.0005。在交流分析的基础上，对该电路进行温度分析，温度值设定为20℃、35℃、50℃、70℃，观察输出电压最大值的变化。 2、在瞬态分析的基础上，对电阻R3进行参数分析，其电阻值从15k ～30k 变化，观察输出波形曲线簇。 3、在瞬态分析的基础上，输入信号电压从5mv ～30mv 变化时，观察输出波形曲线簇， 4、在交流分析的基础上，使三级管Q1的放大倍数由200变化到350，观察输出电压最大值的变化。三、实验电路 R2Rbreak 45k OUT R1Rbreak 1k Q1 Q2N2222 R6Rbreak 1k C110U V2 12Vdc C310U PARAMETERS: B = 200 PARAMETERS: RF = 10K R4Rbreak 2.4k R5Rbreak 20k V1FREQ = 1KHZ VAMPL = {VA}VOFF = 0V V R3Rbreak {RF}C2 10U PARAMETERS: VA = 1MV

四、实验过程（一）温度分析 1、参数设置如下：对所有的Rbreak模型，设置其电阻温度系数为tc1=0.01 tc2=0.0005。只需选定一个Rbreak模型，打开Edit->PSpice model 进行相应的设置：.model Rbreak RES R=1 tc1=0.01 tc2=0.0005。需要注意的是，运交流分析时正弦信号的幅度值10mv必须要在Property Editor 中去添加，直接双击V AMPL添加的值不能应用到信号源中。而且交流分析应用对数扫描频率值，与FREQ无关，要根据输出波形来调节扫描的范围及步长。

全加器实验报告

全加器设计实验报告姓名：班级：学号：

实验目的： 1.熟悉QuartusⅡ原理图设计流程,学习简单电路的设计方法、输入步骤、层次化步骤。 2.掌握QuartusII的文本输入方式的设计过程，理解VHDL语言的结构级描述方法，学习元件例化语句的设计方法。实验原理：一位全加器可以用两个半加器及一个或门连接而成。要求使用原理图输入的方法先进行底层半加器设计，再建立上层全加器设计文件，调用半加器和或门符号，连线完成原理图设计。全加器可以用两个半加器和一个或门连接而成，在半加器描述的基础上，采用COMPONENT语句和PORT MAP语句就可以很容易地编写出描述全加器的程序。一.原理图 1.半加器实验步骤 1.打开Quartus Ⅱ软件，选择新建命令，在新建对话框中选择原理图文件编辑输入项，完成新建进入原理图编辑窗口。 2.在原理图编辑窗口任意位置右击鼠标，将出现快捷菜单，选择其中的输入元件项insert symbol，按照所设计的电路，放置器件，排版，连线，完成设计后选择另存为命令，命名为h_adder存放在指定文件夹中。

3.完成半加器的设计后，重复新建命令，开始进行全加器设计，在新建的原理图中，双击鼠标，在弹出的窗口中选择project选项，将之前存入的h_adder元件，放入原理图中。 2.全加器实验步骤 1.新建工程，在新建的工程中建立VHDL语言编辑文件，在编辑窗口处，输入设计的半加器全加器程序。 2.将设计好程序进行编译，没有错误之后定义全加器五个引脚所对应耳朵硬件电路的引脚号。 3.烧录程序，调试，验证程序是否合理。

二.程序

EDA实验实验报告

数字eda实验实验报告学院：计算机科学与工程学院专业：通信工程学号： 0941903207 姓名：薛蕾指导老师：钱强实验一四选一数据选择器的设计一、实验目的 1、熟悉quartus ii软件的使用。 2、了解数据选择器的工作原理。 3、熟悉eda开发的基本流程。二、实验原理及内容实验原理数据选择器在实际中得到了广泛的应用，尤其是在通信中为了利用多路信号中的一路，可以采用数据选择器进行选择再对该路信号加以利用。从多路输入信号中选择其中一路进行输出的电路称为数据选择器。或：在地址信号控制下，从多路输入信息中选择其中的某一路信息作为输出的电路称为数据选择器。数据选择器又叫多路选择器，简称mux。 4选1数据选择器：（1）原理框图：如右图。 d0 、d1、d2、d3 ：输入数据 a1 、a0 ：地址变量由地址码决定从４路输入中选择哪１路输出。（2）真值表如下图：（3）逻辑图数据选择器的原理比较简单，首先必须设置一个选择标志信号，目的就是为了从多路信号中选择所需要的一路信号，选择标志信号的一种状态对应着一路信号。在应用中，设置一定的选择标志信号状态即可得到相应的某一路信号。这就是数据选择器的实现原理。三．实验内容 1、分别采用原理图和vhdl语言的形式设计4选1数据选择器 2、对所涉及的电路进行编译及正确的仿真。电路图：四、实验程序 library ieee; use ieee.std_logic_1164.all; entity mux4 is port( a0, a1, a2, a3 :in std_logic; s :in std_logic_vector (1 downto 0); y :out std_logic ); end mux4; architecture archmux of mux4 is begin y <= a0 when s = 00 else --当s=00时，y=a0 a1 when s = 01 else --当s=01时，y=a1 a2 when s = 10 else --当s=10时，y=a2 a3; --当s取其它值时，y=a2 end archmux; 五、运行结果六．实验总结真值表分析：当js=0时，a1,a0取00,01,10,11时，分别可取d0,d1,d2,d3. 篇二：eda实验报告模版《eda技术》实验报告

cadence原理图设计规范

原理图设计规范理念: 设计好一份规范的原理图对设计好PCB/跟机/做客户资料具有指导性意义,是做好一款产品的基础。一、标准图框图幅根据实际需要，我公司常用图幅为A2、A3、A4，并有标准格式的图框。其中每一图幅可根据方向分为Landscape（纵向）及Portrait（横向）。在选用图纸时，应能准确清晰的表达区域电路的完整功能。二、电路布局原理图的作用是表示电路连接关系，因此需要注意电路结构的易读性。一般可将电路按照功能划分成几个部分，并按照信号流程将各部分合理布局。连线时，需注意避免线条的不必要交叉，以免难于辨识。具体要求如下： 1. 各功能块布局要合理, 整份原理图需布局均衡. 避免有些地方很挤,而有些地方又很松, PCB 设计同等道理. 2. 尽量将各功能部分模块化(如功放,RADIO, E.VOL, SUB-WOOFER 等),以便于同类机型资源共享, 各功能模块界线需清晰. 3. 接插口(如电源/喇叭插座, AUX IN, RCA OUTPUT, KB/CD SERVO 接口等)尽量分布在图纸的四周围, 示意出实际接口外形及每一接脚的功能. 4. 可调元件(如电位器), 切换开关等对应的功能需标识清楚. 5. 滤波器件(如高/低频滤波电容,电感)需置于作用部位的就近处. 6. 重要的控制或信号线需标明流向及用文字标明功能. 7. CPU 为整机的控制中心, 接口线最多. 故CPU周边需留多一些空间进行布线及相关标注,而不致于显得过分拥挤. 8. CPU 的设置管脚(如AREA1/AREA2, CLOCK1/CLOCK2等)需于旁边做一表格进行对应设置的说明. 9. 重要器件(如接插座,IC, TUNER 等)外框用粗体线(统一 0.5mm). 10. 元件标号照公司要求按功能块进行标识. 11. 元件参数/数值务求准确标识. 特别留意功率电阻一定需标明功率值, 高耐压的滤波电容需标明耐压值. 12. 每张原理图都需有公司的标准图框,并标明对应图纸的功能,文件名,制图人名/审核人名, 日期, 版本号.