Cadence电路参数变量扫描分析说明.pdf

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Cadence 电路参数变量扫描分析
庞则桂 2006-12-22 Version-1.0

在使用 Cadence 的 Affirma Analog Circuit Design Environment 对电路进行仿真的时候, 适当地使用 Design Variables 将会获得事半功倍的效果。
什么是 Design Variables?直观地说它们就是出现在 Affirma Analog Circuit Design Environment 界面中的一些可变的参数值。如下图红色虚线框中所示的就是一些已经定义好 了的变量。
图 1 Affirma Analog Circuit Design Environment 界面 变量可以是一些全局的参数。例如 temp,就是系统默认的温度参数,当设置对温度变 量进行扫描分析时,可以获得一组代表了整个电路在不同温度下某个参数的变化曲线。 变量还可以是电路中某些元器件的具体数值。通过扫描该参数可以获得该器件的这个参 数值在一定范围内变化对整个电路的影响。Cadence 还可以对多个变量进行扫描,可以获得 电路多个参数同时变化时的最优值,这对设计电路,确定元器件的取值具有非常重要的作用。 变量的取值可以是具体的数值、等式或者表达式。这里我们主要讨论数值的情况,关于 等式和表达式的变量取值还没有用到,以后接触到之后再继续详述之。 对变量进行扫描,例如电路中激励源 vdc 的直流电压大小,电路中某个电容,电阻的大 小等等,使用 Analyses 菜单下的 Choose dc,即 DC sweep(直流参数扫描)也可以分析电 路某个参数变化对整体的影响,为什么还要刻意地进行 Design Variables 的参数变量扫描分 析呢?两者有什么不同?我们可以先假设这样一种情况。假如,我有一个电路,在上电之后, 要延时一定的时间电路才能开始正常工作,而且这个启动的过程不可忽略,那么,我就需要 进行时域上的分析,即采用瞬态分析(tran)才能仿真出这个过程。如果我想考察电路启动 模块中某个电容对电路启动时间的影响,假设我使用 DC sweep,对电容的参数进行扫描, 那么很显然,在整个扫描的过程中,由于 DC sweep 本身并没有考虑到时域上的过程,所以 电容变化的整个过程都是在 t=0 的时刻进行的,而这时电路还没有开始工作,所以无论电容 值怎么变化,电路的状态都是一样的,未进入工作状态,由这个仿真结果看来,电容值似乎 对电路没有产生什么影响,但是,实际上该电容的数值可能对电路的启动过程,甚至于启动 之后的电路工作状态都有着至关重要的影响,因此,在这种情况下,DC sweep 并不能真实

地反映出电路的真实工作情况。如果我将电容的数值设置成一个 Design Variable,那么我可 以给这个变量赋予一个固定的值,不影响我对电路进行时域上的瞬态分析,并且我还可以设 定该变量的变化范围及变化的步长,进行参数变量扫描分析。此时 Cadence 会自动地按照设 定的步长和范围自动地改变变量的数值,每变化一次变量值进行一次瞬态分析,最后把不同 变量值下的瞬态分析结果都绘制到一个 wave 窗口上,形成一簇曲线,用户就可以知道变量 取值为多少时能够获得较好的曲线。而且采用参数变量扫描分析可以一次进行多个变量同时 变化的分析,从而可以知道电路中多个变量相互制约的复杂情况下各个变量取值为多少才能 获得全局最优的结果。这些都是 DC sweep 无法完成的功能。
下面我们以一个简单的电路为例,介绍一下使用参数变量扫描分析的具体实现步骤。我 们来看考察以下的一个电路
图 2 实验原理图 电路中激励源 V3,V4 和管子的模型名 n18,长宽的具体参数都已经在图中标得很明确 了,不再详述。我们要观察的是 R1 取不同数值的时候电路的变化情况,那么我们就要把 R1 的值设为变量,这么设置呢?在原理图中,选中 R1,按下键盘上的 Q 键调出元件属性 窗口,如图 3。 通常,如果我们不需要设置元器件参数的话,比如我就需要让 R 取值为 1KΩ,那么我 可以在属性窗口的 CDF Parameter 下的 Resistance 一栏中填入 1K。这里我们要让电阻值成 为一个参数,所以,我将要在这一栏中填入一个参数变量名 aa。参数变量名是以字母开头 的,表示该器件参数,如电阻阻值已经被定义成为一个参数变量,而不是一个具体的数值。 后面的 Ohms 单位是系统自动加的,不需要理会。你可以把这一过程看成 C 语言中的宏替 换,将来如果定义了 aa 为 1K,那么这里 CDF Parameter 中 Resistance 中的 aa 将会被 1K 替 换,然后进行仿真。那 aa 什么时候会被赋予一个具体的数值呢,这在后面会讲到,请继续 往下看。

图 3 元件属性窗口
好,参数按照上图设置好之后,点击左上角的 OK 回到原理图窗口。通过窗口左上角的 Tools Analog Environment 调出 Affirma Analog Circuit Design Environment 界面。下面要做 的就是具体定义参数变量的数值了。
你可以有两种办法将原理图中刚刚设定的元器件参数变量调入到 Affirma Analog Circuit Design Environment 的 Design Variables 窗口中:

(1) 通过 Affirma Analog Circuit Design Environment 界面的菜单 Variables Edit 调出变量 编辑窗口,如图 4。
图 4 变量编辑窗口
在 name 这一栏中,填入 aa,在 Value(Expr)一栏中,填入 aa 的具体数值,或者 一个表达式或者等式。这里我们可以填入 1K,aa 的具体数值就在这一步被确定了。 填完后,点击 Add 就将该变量添加到右边的变量列表(Table of Design Variables)中 了。如果你要更改变量的数值或者删除一个变量也可以在这里完成,在变量列表中 选中一个变量,可以对其进行更改或者删除。对变量的添加,更改或者删除完成后, 点击左上角的 OK,回到 Affirma Analog Circuit Design Environment 界面。 (2) 通 过 Affirma Analog Circuit Design Environment 界 面 的 Variables Copy From Cellview 可 以 一 次 将 原 理 图 中 的 所 有 变 量 调 入 Affirma Analog Circuit Design Environment 界面中的变量列表。然后双击你想要编辑的一个变量,可以调出图 4 的 Editing Design Variables 界面,从而可以对变量进行修改。 设置好变量的 Affirma Analog Circuit Design Environment 界面如下图所示。
图 5 完成变量设置的 Affirma Analog Circuit Design Environment 接下来,要对这个电路进行一次仿真。用 Affirma Analog Circuit Design Environment 进 行仿真过程包括以下几个步骤:

(1) 添加模型库; (2) 选择分析类型; (3) 选择要输出到波形窗口进行观察的变量; (4) 导入网表开始仿真; 下面简单介绍一下仿真的过程。 (1) 添加模型库
在 Affirma Analog Circuit Design Environment 的 Setup 的窗口
Model Libraries 调出加载模型库
图 6 加载模型库窗口
点击右下角的 Browse…在弹出的 Browse 窗口中找到模型库所在的路径,选择要加载的 模型库,选好后点击 OK,然后点击 Add 将模型库加载到上面的窗口中,然后在点击 OK, 回到 Affirma Analog Circuit Design Environment 界面。 (2) 选择分析类型
在 Affirma Analog Circuit Design Environment 界面中的 Analyses Choose…调出分析类 型窗口
图 7 分析类型窗口
这里默认的就是我们要做的瞬态分析。不用改,填入仿真停止时间 Stop Time,激励源

是 10K 的 sin 信号,我们访 10 个周期,就是 1ms,所以填入 1m,点击 OK 返回。
(3) 选择要输出到波形窗口进行观察的变量 在 Affirma Analog Circuit Design Environment 界面中的 Outputs To Be Plotted Select On Schematic,激活原理图窗口,此时原理图窗口的左下角会显示 modify_plot,表示当 前状态是选择输出信号。我们要观察的是 MOS 管输出输出的关系,所以用鼠标在原理 图上点选了分别与 M9 漏极和栅极相连的两根导线被选中的导线颜色随之改变,如果鼠 标点中了图中元器件的某个端点,该端点会被彩色的椭圆包围,表示将来在波形窗口中 可以看到流入或者流出该点的电流。
(4) 导入网表开始仿真 在 Affirma Analog Circuit Design Environment 界面中的 Simulation Netlist and Run 仿真 顺利结束后会弹出一个波形窗口,如图 8 所示。
图 8 波形窗口
上图中粉红色的是输入信号,青色的是输出信号,可以看到尽管输入信号幅度很大,输 出信号的幅度却很小,现在我们就要选择一个合适的电阻值使得电路能够有足够的放大倍数 又不会导致失真,这就是参数变量扫描要完成的工作。
由于在整个参数变量变化的过程中输入信号始终是不变的,而输出将有很多条曲线,指 示了在不同电阻值下的波形,为了使波形更加容易观察,我们将去掉输入信号的显示,只显 示输出信号的波形。这需要在 Affirma Analog Circuit Design Environment 中去掉输出信号的
节点 net8。点击输出列表中的 net8 节点,然后点击 Delete 按钮
即可将其删除。

下面开始进行参数变量扫描分析。点击 Affirma Analog Circuit Design Environment 的 Tools Parametric Analysis 调出参数分析窗口
图 9 参数分析窗口
点击 Setup Pick Name For Variable Sweep 1,会弹出一个参数选择窗口
图 10 参数选择窗口
可以看到窗口中有两个参数 temp 和 aa,其中 aa 就是我们刚才在 Affirma Analog Circuit Design Environment 中添加的参数变量,而 temp 是一个默认的系统参数变量,表示环境温 度变量。我们选择 aa,点击 OK 回到参数分析窗口,此时窗口中 Variable Name 一栏中出现 了 aa 的字符,当然我们也可以在一开始就在 Variable Name 中输入 aa。接下来,我们在扫描 范围 Range Type 后的 From,To 中分别填入扫描的下限和上限,我们可以先从大的范围开始 搜索,比如分别填入 1k 和 100k。然后在 Step Control 中如果没有在 Total Steps 中填入任何 数值,那么 Cadence 将会自动选择步长,为了观测得更精细一点,填入 10,表示将 Cadence 将在 1k~100k 的范围内选择 10 个点进行分析。

分析的要求定义完成后要开始仿真了。在参数分析窗口中,选择菜单 Analysis Start, 仿真即开始,经过一段时间后,波形窗口将会被更新,将会出现 10 条新的曲线。如下图
可以看到,下面的曲线已经出现了明显的削顶失真,而上面的曲线幅度太小,这样你就可以 在中间选择有可以接受的幅度的一条曲线的作为新的下限和一条失真不太严重的曲线作为 新的上限值进行更精细的扫描最终获得达到要求的数值。对于这个电路的进一步优化参数选 择已经没有多少可以探讨的东西了,剩下的工作基本上可以算作是体力活。
有一点需要提及的就是利用参数变量扫描分析对电路中多个变量均变化的情况找出各 个变量的最优值的应用。添加变量的过程都是一样的,例如,在上述电路中如果我需要将电 源电压的变化也考虑进去,可以将电源电压值作为一个变量添加到 Affirma Analog Circuit Design Environment 中,如果要使这两个变量同时变化的话,只需要在参数分析窗口中的 Setup Add New Variable To Top 或者 Setup Add New Variable To Bottom 就可以多出一个变 量相关的设置选项,剩下的操作和前述的操作是一样的。
在 Affirma Analog Circuit Design Environment 的 Tools 菜单下,还有蒙特卡洛分析,最 优化分析等许多非常有用的工具可以进一步探讨。
结论:Cadence 是个好东西! *?*

CADENCE元件库

Cadence OrCAD Capture 具有快捷、通用的设计输入能力,使Cadence OrCAD Capture 线路图输入系统成为全球最广受欢迎的设计输入工具。它针对设计一个新的模拟电路、修改现有的一个PCB 的线路图、或者绘制一个HDL 模块的方框图,都提供了所需要的全部功能,并能迅速地验证您的设计。OrCAD Capture 作为设计输入工具,运行在PC 平台,用于FPGA、PCB 和Cadence? OrCAD? PSpice?设计应用中,它是业界第一个真正基于Windows 环境的线路图输入程序,易于使用的功能及特点已使其成为线路图输入的工业标准。 本文介绍在Cadence OrCAD Capture 设计的时候,在不同的元件库中,包含的元件资料,都是介绍Cadence OrCAD Capture 本身自带的元件库,所以大家在自己的软件中,都可以看到,方便的选择自己的元件了 AMPLIFIER.OLB 共182个零件,存放模拟放大器IC,如CA3280,TL027C,EL4093等。 ARITHMETIC.OLB 共182个零件,存放逻辑运算IC,如TC4032B,74LS85等。 A TOD.OLB 共618个零件,存放A/D转换IC,如ADC0804,TC7109等。 BUS DRIVERTRANSCEIVER.OLB 共632个零件,存放汇流排驱动IC,如74LS244,74LS373等数字IC。 CAPSYM.OLB 共35个零件,存放电源,地,输入输出口,标题栏等。 CONNECTOR.OLB 共816个零件,存放连接器,如4 HEADER,CON A T62,RCA JACK等。 COUNTER.OLB 共182个零件,存放计数器IC,如74LS90,CD4040B。 DISCRETE.OLB 共872个零件,存放分立式元件,如电阻,电容,电感,开关,变压器等常用零件。 DRAM.OLB 共623个零件,存放动态存储器,如TMS44C256,MN41100-10等。 ELECTRO MECHANICAL.OLB 共6个零件,存放马达,断路器等电机类元件。 FIFO.OLB 共177个零件,存放先进先出资料暂存器,如40105,SN74LS232。

Allegro器件封装设计

PCB零件封装的创建 孙海峰零件封装是安装半导体集成电路芯片的外壳,主要起到安装、固定、密封、保护芯片和增强电热性能的作用,它是芯片内部电路与外部电路的桥梁。随着电子技术飞速发展,集成电路封装技术也越来越先进,使得芯片内部电路越来越复杂的情况下,芯片性能不但没受影响,反而越来越强。 在Cadence软件中,设计者要将绘制好的原理图正确完整的导入PCB Editor 中,并对电路板进行布局布线,就必须首先确定原理图中每个元件符号都有相应的零件封装(PCB Footprint)。虽然软件自带强大的元件及封装库,但对于设计者而言,往往都需要设计自己的元件库和对应的零件封装库。在Cadence中主要使用Allegro Package封装编辑器来创建和编辑新的零件封装。 一、进入封装编辑器 要创建和编辑零件封装,先要进入Allegro Package封装编辑器界面,步骤如下: 1、执行“开始/Cadence/Release 16.3/PCB Editor”命令,弹出产品选择对话框,如下图, 点击Allegro PCB Design GXL即可进入PCB设计。 2、在PCB设计系统中,执行File/New将弹出New Drawing对话框如下图, 该对话框中,在Drawing Name中填入新建设计名称,并可点击后面Browse 改变设计存储路径;在Template栏中可选择所需设计模板;在Drawing Type 栏中,选择设计的类型。这里可以用以设计电路板(Board)、创建模型(Module),还可以用以创建以下各类封装: (1)封装符号(Package Symbol) 一般元件的封装符号, 后缀名为*.psm。PCB 中所有元件像电阻、电容、电感、IC 等的封装类型都是Package Symbol; (2)机械符号(Mechanical Symbol) 由板外框及螺丝孔所组成的机构符号, 后缀名为*.bsm。有时设计PCB 的外框及螺丝孔位置都是一样的, 比如显卡, 电脑主板, 每次设计PCB时要画一次板外框及确定螺丝孔位置, 显得较麻烦。这时我们可以将PCB的外框及螺丝孔建

Cadence 原理图库设计

Cadence原理图库设计 一.工具及库文件目录结构 Cadence提供Part Developer库开发工具供大家建原理图库使用。 Cadence 的元件库必具备如下文件目录结构为: Library----------cell----------view(包括Sym_1,Entity,Chips,Part-table) Sym_1:存放元件符号 Entity:存放元件端口的高层语言描述 Chips:存放元件的物理封装说明和属性 Part-table:存放元件的附加属性,用于构造企业特定部件 我们可以通过定义或修改上述几个文件的内容来创建和修改一个元件库,但通过以下几个步骤来创建元件库则更直观可靠一些。 二.定义逻辑管脚 在打开或新建的Project Manager中,如图示,打开Part Developer。 然后出现如下画面, 点击Create New,下图新菜单中提示大家选择库路径,新建库元件名称及器件类型。

点击ok后,Part Developer首先让大家输入元件的逻辑管脚。一个原理图符号可以有标量管脚和矢量管脚。 标量管脚在符号中有确定位置,便于检查信号与管脚的对应,但矢量管脚却可使原理图更简洁,适用于多位 总线管脚。 点击上图中的Edit,编辑器会让我们对首或尾带有数字的字符串的多种输入方式(A1; 1A; 1A1)进行选择,一但选定,编辑器即可对同时具有数字和字母的管脚输入进行矢量或标量界定。 管脚名首尾均不带数字的字符串如A; A1A则自动被识别为标量管脚。 按照元件手册决定管脚名称及逻辑方向,选择是否为低电平有效,点击ADD即可加入新的管脚。 (注:不论是标量或矢量管脚,均可采用集体输入,如在Pin Names栏可输入A1-A8, 1C-16C)

orCAD使用心得

* * copyright (c) 2005 华北电力大学(北京)自动化系现场总线实验室 * All rights reserved * *文件名: ORCAD使用心得.DOC *文件标识: *摘要:本文写了写我自己的ORCAD使用心得。文中每一条每*一段都记录了这一段时间以来焚膏继晷、暑寒相接、痛苦并快乐的探索历程。今天用了一整天时间把此草稿写完,也算是对自*己有个交待,且对后来人有所启示。不幸的是,这些天茶余饭*后总为发表有ISBN标记的论文而发愁,没有太多心思弄别的.*就写这么多吧。学术腐败,郁闷!! 中国人的悲哀,诺贝尔的遗憾。 *当前版本:1.0.0 *作者:秦宇飞 *完成日期:2005年10月28日 * */ ORCAD使用心得 我自2005年8月25号起,到2005年10月22日止,用CAPTURE和ALLEGR画板,增删数次,校审N回,终成两块电路板。郁闷与欢喜之余,深感ORCAD功能强大,熟练使用真是享受呀。现将我的使用心得写出来,供大家参考。因网上已有许多介绍CAPTURE和ALLEGR操作的文章,这里就不详述具体的操作步骤。 零、ORCAD的安装注意事项 ORCAD的安装涉及CADENCE LICENSE MANAGER安装的问题。选择ALLEGRO程序里的CADENCE LICENSE MANAGER,如果选择CAPTURE里的CADENCE LICENSE MANAGER,会提示IKERNEL错误,这样CADENCE LICENSE MANAGER总也装不上去,程序也无法使用。我也弄不明白为什么CAPTURE 和ALLEGRO里同样的CADENCE LICENSE MANAGER安装程序会有不同的结果。至于其它步骤请看程序中的破解文档吧。 一、 CAPTURE 1、 CAPTURE版本选择 CAPTURE建议使用10.0以上版本。因为9.0的撤消只有一次,用得很郁闷。此外CAPTURE10.0以上版本对ALLEGRO的支持更好。 CAPTURE10.0以上版本增加了从网上原理图库中找元件封装的功能。虽然元件不是很多,但是比自己画方便了很多。我是在画完原理图之后才发现这个功能的,“超级郁闷”(童同学语)。 操作:在原理图编辑窗口点右键,PLACE DATABASE PART再点ICA,然后搜索零件就行了。可以直接放到原理图。 2、命名 (1)、元件编号一定不要重名,虽然文档里不同文件夹内的元件编号可以相同,但是这样会在DRC检测时出问题,所以最好不要这么做。 (2)、CAPTURE的元件库中有两个“地”易弄混。虽然它们的符号不一样。一个叫GND_SIGNAL,另一个叫GND,这个要在使用中要注意。

Allegro元件封装(焊盘)制作方法总结

Allegro元件封装(焊盘)制作方法总结 ARM+Linux底层驱动 2009-02-27 21:00 阅读77 评论0 字号:大中小 https://www.360docs.net/doc/bd9188344.html,/html/PCBjishu/2008/0805/3289.html 在Allegro系统中,建立一个零件(Symbol)之前,必须先建立零件的管脚(Pin)。元件封装大体上分两种,表贴和直插。针对不同的封装,需要制 作不同的Padstack。 Allegro中Padstack主要包括以下部分。 1、PAD即元件的物理焊盘 pad有三种: 1. Regular Pad,规则焊盘(正片中)。可以是:Circle 圆型、S quare 方型、Oblong 拉长圆型、Rectangle 矩型、Octagon 八 边型、Shape形状(可以是任意形状)。 2. Thermal relief 热风焊盘(正负片中都可能存在)。可以是: Null(没有)、Circle 圆型、Square 方型、Oblong 拉长圆型、 Rectangle 矩型、Octagon 八边型、flash形状(可以是任意形 状)。 3. Anti pad 抗电边距(负片中使用),用于防止管脚与其他的网 络相连。可以是:Null(没有)、Circle 圆型、Square 方型、 Oblong 拉长圆型、Rectangle 矩型、Octagon 八边型、Shape形 状(可以是任意形状)。 2、SOLDERMASK:阻焊层,使铜箔裸露而可以镀涂。 3、PASTEMASK:胶贴或钢网。 4、FILMMASK:预留层,用于添加用户需要添加的相应信息,根据需要使用。 表贴元件的封装焊盘,需要设置的层面及尺寸: Regular Pad: 具体尺寸根据实际封装的大小进行相应调整后得到。推荐使用《IPC-SM-78 2A Surface Mount Design and Land Pattern Standard》中推荐的尺寸进行尺寸设计。同时推荐使用IPC-7351A LP Viewer。该软件包括目前常用的大多数S

Cadence元件库介绍

Cadence ORCAD CAPTURE元件库介绍 - Cadence OrCAD Capture 具有快捷、通用的设计输入能力,使Cadence O rCAD Capture 线路图输入系统成为全球最广受欢迎的设计输入工具。它针对设计一个新的模拟电路、修改现有的一个PCB 的线路图、或者绘制一个HDL 模块的方框图,都提供了所需要的全部功能,并能迅速地验证您的设计。OrC AD Capture 作为设计输入工具,运行在PC 平台,用于FPGA 、PCB 和C adence? OrCAD? PSpice?设计应用中,它是业界第一个真正基于Windows 环境的线路图输入程序,易于使用的功能及特点已使其成为线路图输入的工业标准。 本文介绍在Cadence OrCAD Capture 设计的时候,在不同的元件库中,包含的元件资料,都是介绍Cadence OrCAD Capture 本身自带的元件库,所以大家在自己的软件中,都可以看到,方便的选择自己的元件了 AMPLIFIER.OLB 共182个零件,存放模拟放大器IC,如CA3280,TL027C,EL4093等。 ARITHMETIC.OLB 共182个零件,存放逻辑运算IC,如TC4032B,74LS85等。 ATOD.OLB 共618个零件,存放A/D转换IC,如ADC0804,TC7109等。 BUS DRIVERTRANSCEIVER.OLB 共632个零件,存放汇流排驱动IC,如74LS244,74LS373等数字IC。 CAPSYM.OLB 共35个零件,存放电源,地,输入输出口,标题栏等。 CONNECTOR.OLB 共816个零件,存放连接器,如4 HEADER,CON AT62,RCA JACK等。 COUNTER.OLB 共182个零件,存放计数器IC,如74LS90,CD4040B。 DISCRETE.OLB 共872个零件,存放分立式元件,如电阻,电容,电感,开关,变压器等常用零件。 DRAM.OLB 共623个零件,存放动态存储器,如TMS44C256,MN41100-10等。

cadence元件封装总结

Cadence 封装尺寸总结 1、 表贴IC a )焊盘 表贴IC 的焊盘取决于四个参数:脚趾长度W ,脚趾宽度Z ,脚趾指尖与芯片中心的距离D ,引脚间距P ,如下图: 焊盘尺寸及位置计算:X=W+48 S=D+24 Y=P/2+1,当P<=26mil 时 Y=Z+8,当P>26mil 时 b )silkscreen 丝印框与引脚内边间距>=10mil ,线宽6mil ,矩形即可。对于sop 等两侧引脚的封装,长度边界取IC 的非引脚边界即可。丝印框内靠近第一脚打点标记,丝印框外,第一脚附近打点标记,打点线宽视元件大小而定,合适即可。对于QFP 和BGA 封装(引脚在芯片底部的封装),一般在丝印框上切角表示第一脚的位置。 c )place bound 该区域是为防止元件重叠而设置的,大小可取元件焊盘外边缘以及元件体外侧+20mil 即可,线宽不用设置,矩形即可。即,沿元件体以及元件焊盘的外侧画一矩形,然后将矩形的长宽分别+20mil 。 d )assembly 该区域可比silkscreen 小10mil ,线宽不用设置,矩形即可。对于外形不规则的器件,assembly 指的是器件体的区域(一般也是矩形),切不可粗略的以一个几乎覆盖整个封装区域的矩形代替。 PS :对于比较确定的封装类型,可应用LP Wizard 来计算详细的焊盘尺寸和位置,再得到焊盘尺寸和位置的同时还会得到silkscreen 和place bound 的相关数据,对于后两个数据,可以采纳,也可以不采纳。

2、通孔IC a)焊盘 对于通孔元件,需要设置常规焊盘,热焊盘,阻焊盘,最好把begin层,internal层,bottom 层都设置好上述三种焊盘。因为顶层和底层也可能是阴片,也可能被作为内层使用。 通孔直径:比针脚直径大8-20mil,通常可取10mil。 常规焊盘直径:一般要求常规焊盘宽度不得小于10mil,通常可取比通孔直径大20mil (此时常规焊盘的大小正好和花焊盘的内径相同)。这个数值可变,通孔大则大些,比如+20mil,通孔小则小些,比如+12mil。 花焊盘直径:花焊盘内径一般比通孔直径大20mil。花焊盘外径一般比常规焊盘大20mil (如果常规焊盘取比通孔大20mil,则花焊盘外径比花焊盘内径大20mil)。这两个数值也是可以变化的,依据通孔大小灵活选择,通孔小时可取+10-12mil。 阻焊盘直径:一般比常规焊盘大20mil,即应该与花焊盘外径一致。这个数值也可以根据通孔大小调整为+10-12mil。注意需要与花盘外径一致。 对于插件IC,第一引脚的TOP(begin)焊盘需要设置成方形。 b) Silkscreen 与表贴IC的画法相同。 c) Place bound 与表贴IC的画法相同。 d) Assembly 与表贴IC的画法相同。 3、表贴分立元件 分立元件一般包括电阻、电容、电感、二极管、三极管等。 对于贴片分立元件,封装规则如下: a)焊盘 表贴分立元件,主要对于电阻电容,焊盘尺寸计算如下:

Cadence元件库介绍

Cadence元件库介绍 AMPLIFIER.OLB共182个零件,存放模拟放大器IC,如CA3280,TL027C,EL4093等。ARITHMETIC.OLB共182个零件,存放逻辑运算IC,如TC4032B,74LS85等。 ATOD.OLB共618个零件,存放A/D转换IC,如ADC0804,TC7109等。 BUS DRIVERTRANSCEIVER.OLB共632个零件,存放汇流排驱动IC,如74LS244,74LS373等数字IC。CAPSYM.OLB共35个零件,存放电源,地,输入输出口,标题栏等。 CONNECTOR.OLB共816个零件,存放连接器,如4HEADER,CON AT62,RCA JACK等。COUNTER.OLB共182个零件,存放计数器IC,如74LS90,CD4040B。 DISCRETE.OLB共872个零件,存放分立式元件,如电阻,电容,电感,开关,变压器等常用零件。DRAM.OLB共623个零件,存放动态存储器,如TMS44C256,MN41100-10等。 ELECTRO MECHANICAL.OLB共6个零件,存放马达,断路器等电机类元件。 FIFO.OLB共177个零件,存放先进先出资料暂存器,如40105,SN74LS232。 FILTRE.OLB共80个零件,存放滤波器类元件,如MAX270,LTC1065等。 FPGA.OLB存放可编程逻辑器件,如XC6216/LCC。 GATE.OLB共691个零件,存放逻辑门(含CMOS和TLL)。 LATCH.OLB共305个零件,存放锁存器,如4013,74LS73,74LS76等。 LINE DRIVER RECEIVER.OLB共380个零件,存放线控驱动与接收器。如SN75125,DS275等。MECHANICAL.OLB共110个零件,存放机构图件,如M HOLE2,PGASOC-15-F等。MICROCONTROLLER.OLB共523个零件,存放单晶片微处理器,如68HC11,AT89C51等。MICRO PROCESSOR.OLB共288个零件,存放微处理器,如80386,Z80180等。 MISC.OLB共1567个零件,存放杂项图件,如电表(METER MA),微处理器周边(Z80-DMA)等未分类的零件。 MISC2.OLB共772个零件,存放杂项图件,如TP3071,ZSD100等未分类零件。 MISCLINEAR.OLB共365个零件,存放线性杂项图件(未分类),如14573,4127,VFC32等。MISCMEMORY.OLB共278个零件,存放记忆体杂项图件(未分类),如28F020,X76F041等。MISCPOWER.OLB共222个零件,存放高功率杂项图件(未分类),如REF-01,PWR505,TPS67341等。MUXDECODER.OLB共449个零件,存放解码器,如4511,4555,74AC157等。 OPAMP.OLB共610个零件,存放运放,如101,1458,UA741等。 PASSIVEFILTER.OLB共14个零件,存放被动式滤波器,如DIGNSFILTER,RS1517T,LINE FILTER等。PLD.OLB共355个零件,存放可编程逻辑器件,如22V10,10H8等。 PROM.OLB共811个零件,存放只读记忆体运算放大器,如18SA46,XL93C46等。REGULATOR.OLB共549个零件,存放稳压IC,如78xxx,79xxx等。 SHIFTREGISTER.OLB共610个零件,存放移位寄存器,如4006,SNLS91等。 SRAM.OLB共691个零件,存放静态存储器,如MCM6164,P4C116等。 TRANSISTOR.OLB共210个零件,存放晶体管(含FET,UJT,PUT等),如2N2222A,2N2905等。

Cadence的使用

Cadence软件visor功能的使用说明,远程连接软件为Exceed 设置连接的IP地址就可连接 使用方法如下 1.在桌面找到exceed图标,双击打开-这时弹出登陆界面-输入用户名.密码.就可 登陆系统 2.在登陆到的系统桌面上右击鼠标,可以看到弹出一各菜单,这时可依次选择 TOOLS在弹出的下级菜单中选则terminal , 这时弹出一个像DOS对话框的 窗口出来如图 3.我们要进入project文件夹,因为我们所有的文件都存放于此,进入文件夹的 方法如下: 在当前命令行中继续输入命令:cd project按回车确定执行命令,可以看到目录的路径变成了user/user1/project/这时侯输入命令ls再按回车确定执行命令,就可以看到显示出该目录下的所有文件和子目录 4.例如我们要进入one这个目录就可输入命令(在当前的命令行上输入)cd one 按回车确定执行命令,可以看到目录的路径变成了user/user1/project/one/查看目录下的文件就可输入命令ls 5.在one目录下会有两个子目录,gds和lay说明一下gds 文件夹是用来存 放.gds文件的目录,一般都存放于此。Lay文件夹是用来存放Cadence 导入后的应用文件的目录, 6.下面我们要进入Cadence 导入后的应用文件的目录也就是lay 目录,方法是 继续在当前目录上输入命令cd lay按回车确定执行命令,可以看到目录的路径变成了user/user1/project/lay/ 在该目录下运行Cadence软件:注linux与windows不同,在这个目录下运行该软件该软件就只能查看和修改该目录下的文件。 7.在当前命令行目录下继续输入Cadence软件的执行命令icfb &再按回车确定 执行命令,就可以看到软件正在打开,等到软件完全打开了,我们可以看到在

ALLEGRO元件封装制作

1. Allegro 零件库封装制作的流程步骤。 2. 规则形状的smd 焊盘制作方法。 3. 表贴元件封装制作方法。 4. 0805贴片电容的封装制作实例。 先创建焊盘,再创建封装 一、先制作焊盘 制作焊盘软件路径:candence\Release 16.6\PCB Editor Utilities\Pad Designer Pad Designer 界面 solderMask_top 比其它层大0.1mm,焊盘数据可以用复制、粘贴来完成。 当前层

Null:空; Circle:圆形; Square: 正方形; Oblong:椭圆形; Rectangle:长方形; Octagon: 八边形; Shape:形状; 封装制作完成后,选择路径,命名后进行保存Rect_x1_15y1_45 二、制作封装 操作步骤:打开Allegro 软件(allegro PCB design GXL ) file(new) OK 进入零件封装编辑界面。 设置图纸的尺寸(元件尺寸太小,所以图纸的尺寸也要设置小) 单位:毫米 X \Y:坐标原点绝对坐标设置 精度: 4 封装类型 线(机械)设置 栅格点设置,setup--Grid

第20讲 一、正式绘制元件封装 操作步骤: layout Pins 如果要把焊盘放在原点(0,0),选择好焊盘后,在命令(command )行输入x 0 0 ,然后回车,这样焊盘就自动跳到坐标原点(0,0)上啦。 二、盘放置好后,绘制零件的框。步骤如下: Add Line 输入坐标的方式输入,用命令(command )输入 如下图 表示具有电气连接的焊盘 表示没有电气连接的焊盘或引脚 选择路径,找到需要的焊盘 Rectangular:焊盘直线排列 Polar:焊盘弧形排列 Qty:表示直线排列数量; Spacing:两个焊盘中心 点之间的距离; Order:排列方向 旋转角度 Pin#:焊盘编号1 Inc:表示增量为1 Text block:表示字符的大小 OffsetX:表示字符放在焊盘中心 Class 与subclass 要选好 单独显示这一层的效果

第二章 cadence ic5141教程版图部分

第二章.Virtuoso Editing的使用简介 全文将用一个贯穿始终的例子来说明如何绘制版图。这个例子绘制的是一个最简单的非门的版图。 § 2-1 建立版图文件 使用library manager。首先,建立一个新的库myLib,关于建立库的步骤,在前文介绍cdsSpice时已经说得很清楚了,就不再赘述。与前面有些不同的地方是:由于我们要建立的是一个版图文件,因此我们在technology file选项中必须选择compile a new tech file,或是attach to an exsiting tech file。这里由于我们要新建一个tech file,因此选择前者。这时会弹出load tech file的对话框,如图2-1-1所示。 图2-1-1 在ASCII Technology File中填入csmc1o0.tf即可。接着就可以建立名为inv的cell了。为了完备起见,读者可以先建立inv的schematic view和symbol view(具体步骤前面已经介绍,其中pmos长6u,宽为0.6u。nmos长为3u,宽为0.6u。model 仍然选择hj3p和hj3n)。然后建立其layout view,其步骤为:在tool中选择virtuoso-layout,然后点击ok。 § 2-2绘制inverter掩膜版图的一些准备工作 首先,在library manager中打开inv这个cell的layout view。即打开了virtuoso editing窗

图2-2-1 virtuoso editing窗口 口,如图2-2-1所示。 版图视窗打开后,掩模版图窗口显现。视窗由三部分组成:Icon menu , menu banner ,status banner. Icon menu(图标菜单)缺省时位于版图图框的左边,列出了一些最常用的命令的图标,要查看图标所代表的指令,只需要将鼠标滑动到想要查看的图标上,图标下方即会显示出相应的指令。 menu banner(菜单栏),包含了编辑版图所需要的各项指令,并按相应的类别分组。几个常用的指令及相应的快捷键列举如下: Zoom In -------放大 (z)Zoom out by 2------- 缩小2倍(Z) Save ------- 保存编辑(f2) Delete ------- 删除编辑(Del) Undo ------- 取消编辑(u)Redo -------恢复编辑 (U) Move ------- 移动(m)Stretch ------- 伸缩(s) Rectangle -------编辑矩形图形(r)Polygon ------- 编辑多边形图形(P) Path ------- 编辑布线路径(p) Copy -------复制编辑 (c) status banner(状态显示栏),位于menu banner的上方,显示的是坐标、当前编辑指令等状态信息。 在版图视窗外的左侧还有一个层选择窗口(Layer and Selection Window LSW)。

cadence封装学习笔记(含实例)

Cadence封装制作实例 这是因为本人现在在学习PCB layout,而网上没有很多的实例来讲解,如果有大师愿意教我那有多好啊,嘿嘿!这里本人把学习cadence封装后的方法通过实例给其他的初学者更好的理解,因为本人也是初学者,不足或错误的地方请包涵,谢谢! 一. M12_8芯航空插座封装制作 1.阅读M12_8芯航空插座的Datasheet了解相关参数; 根据Datasheet可知: a.航空插座的通孔焊盘Drill尺寸为 1.2mm≈50mil,我们可以设计其焊盘为 P65C50(焊盘设计会涉及到); b.航空插座的直径为 5.5mm=21 6.53mil,以5.5/2mm为半径; 2.根据参数设计该航空插座的焊盘; a.已知钻孔直径Drill_size≈50mil可知:Regular Pad=Drill_size+16mil 通孔焊盘尺寸计算规则: 设元器件直插引脚直径为M,则 1)钻孔直径Drill_size=M+12mil,M≤40

=M+16mil,40<M≤80 =M+20mil,M>80 2)规则焊盘Regular Pad=Drill_size+16mil,Drill_size<50mil =Drill_size+30mil,Drill_size≥50mil =Drill_size+40mil,Drill_size为矩形或椭圆形 3)阻焊盘Anti-Pad=Regular Pad+20mil 4)热风焊盘Drill_size<10mil,内径ID=Drill_size+10mil,外径 OD=Drill_size+20mil; Drill_size>10mil,内径ID= Drill_size+20mil 外径OD= Regular Pad+20mil = Drill_size+36mil,Drill_size<50mil = Drill_size+50mil,Drill_size≥50mil = Drill_size+60mil,Drill_size为矩形或椭圆b.按照通孔焊盘计算方式我们命名为P65C50,打开Pad_Designer; File\NEW,点击Browse,选择文件所放路径,新建P65C50.pad文件 新建好文件后,设置相关参数:

Cadence ORCAD CAPTURE元件库介绍

Cadence ORCAD CAPTURE元件库介绍AMPLIFIER.OLB 共182个零件,存放模拟放大器IC,如CA3280,TL027C,EL4093等。ARITHMETIC.OLB 共182个零件,存放逻辑运算IC,如TC4032B,74LS85等。 ATOD.OLB 共618个零件,存放A/D转换IC,如ADC0804,TC7109等。 BUS DRIVERTRANSCEIVER.OLB 共632个零件,存放汇流排驱动IC,如74LS244,74LS373等数字IC。CAPSYM.OLB 共35个零件,存放电源,地,输入输出口,标题栏等。CONNECTOR.OLB 共816个零件,存放连接器,如4 HEADER,CON AT62,RCA JACK等。COUNTER.OLB 共182个零件,存放计数器IC,如74LS90,CD4040B。 DISCRETE.OLB 共872个零件,存放分立式元件,如电阻,电容,电感,开关,变压器等常用零件。 DRAM.OLB 共623个零件,存放动态存储器,如TMS44C256,MN41100-10等。ELECTRO MECHANICAL.OLB 共6个零件,存放马达,断路器等电机类元件。 FIFO.OLB 共177个零件,存放先进先出资料暂存器,如40105,SN74LS232。FILTRE.OLB 共80个零件,存放滤波器类元件,如MAX270,LTC1065等。 FPGA.OLB 存放可编程逻辑器件,如XC6216/LCC。 GATE.OLB 共691个零件,存放逻辑门(含CMOS和TLL)。 LATCH.OLB

共305个零件,存放锁存器,如4013,74LS73,74LS76等。 LINE DRIVER RECEIVER.OLB 共380个零件,存放线控驱动与接收器。如SN75125,DS275等。MECHANICAL.OLB 共110个零件,存放机构图件,如M HOLE 2,PGASOC-15-F等。MICROCONTROLLER.OLB 共523个零件,存放单晶片微处理器,如68HC11,AT89C51等。 MICRO PROCESSOR.OLB 共288个零件,存放微处理器,如80386,Z80180等。 MISC.OLB 共1567个零件,存放杂项图件,如电表(METER MA),微处理器周边(Z80-DMA)等未分类的零件。 MISC2.OLB 共772个零件,存放杂项图件,如TP3071,ZSD100等未分类零件。MISCLINEAR.OLB 共365个零件,存放线性杂项图件(未分类),如14573,4127,VFC32等。MISCMEMORY.OLB 共278个零件,存放记忆体杂项图件(未分类),如28F020,X76F041等。MISCPOWER.OLB 共222个零件,存放高功率杂项图件(未分类),如REF-01,PWR505,TPS67341等。 MUXDECODER.OLB 共449个零件,存放解码器,如4511,4555,74AC157等。 OPAMP.OLB 共610个零件,存放运放,如101,1458,UA741等。PASSIVEFILTER.OLB 共14个零件,存放被动式滤波器,如DIGNSFILTER,RS1517T,LINE FILTER 等。 PLD.OLB 共355个零件,存放可编程逻辑器件,如22V10,10H8等。 PROM.OLB

cadence入门教程

本文介绍cadence软件的入门学习,原理图的创建、仿真,画版图和后仿真等一全套过程,本教程适合与初学着,讲到尽量的详细和简单,按照给出的步骤可以完全的从头到尾走一遍,本教程一最简单的反相器为例。 打开终端,进入文件夹目录,输入icfb&启动软件,主要中间有个空格。 启动后出现下图: 点击Tools的Library Manager,出现如下: 上面显示的是文件管理窗口,可以看到文件存放的结构,其中Library就是文件夹,Cell就是一个单元,View就是Cell的不同表现形式,比如一个mos管是一个Cell,但是mos管有原理图模型,有版图模型,有hspice参数模型,有spectre参数模型等,这就列举了Cell的4个View。他们之间是树状的关系,即,Library里面有多个Cell,一个Cell里面有多个View。应该保持一个好习惯就是每个工程都应该建立一个Library,Cell和View之间的管理将在后面介绍。

现在建立工程,新建一个Library,如下左图,出现的对话框如下有图: 在上右图中选择合适的目录,并敲入名字,这里取的是inv,这就是新建的文件夹的名字,以后的各种文件都在这个文件夹下。OK后出现下面对话框 这个对话框是选择是否链接techfile,如果只是原理图仿真而不用画版图,就选择Dont need a techfile,这里我们要画版图,而且有工艺库,选择Attach to an existing techfile,OK 后出现下面对话框:

在technology Library选择tsmc18rf,我们使用的是这个工艺库。Inv的文件夹就建好了,在Library Manager就有它了,如下图: 文件夹建好了后,我们要建立原理图,在inv的Library里面新建Cell如下:

CADENCE工具VIRTUSO-DRACULA入门介绍

CADENCE工具VIRTUSO/DRACULA入门介绍 (2) 1.使用V IRTUSO/D IV A/D RACULA之前的准备 (2) 1.1.找一台装有IC工具的服务器 (2) 1.2.连接到这台计算机上 (2) 2.IC工具的软件环境配置 (3) 2.1.创建IC工具的启动目录,即工作目录。 (3) 2.2.将配置文件拷贝到IC工具的启动目录 (3) 2.3.将工艺文件和显示文件拷贝至工作目录 (3) 2.4.启动IC工具,命令为icfb& (3) 3.IC工具的使用 (4) 3.1.新建一个设计库 (4) 3.2.Compile一个工艺文件 (5) 3.3.创建新设计 (5) 3.4.编辑电路图 (5) 3.5.编辑版图 (6) 3.6.根据习惯改变版图层次的显示特性 (7) 3.7.完成版图编辑之后保存,退出 (8) 4.版图的DRC检查 (8) 4.1.基于Diva的方式(不推荐) (8) 4.2.基于Dracula的方式(推荐) (8) 5.LVS (10) 5.1.准备版图的GDS文件 (10) 5.2.准备电路网表 (10) 5.3.用LOGLVS转换电路网表成LVS要求格式 (11) 5.4.修改lvs的命令文件 (12) 5.5.运行PDRACULA来生成lvs任务的可执行文件 (12) 5.6.在控制台下,运行https://www.360docs.net/doc/bd9188344.html,文件 (12) 5.7.查看错误 (12) 5.8.修正版图或网表错误 (13) 6.一些小经验 (13) 7.附件清单 (14)

Cadence工具Virtuso/Dracula入门介绍 (以上华0.6um DPDM工艺设计库为例) Cadence 是一套功能强大的EDA软件,包含有诸如IC、SE等常用芯片设计工具。其中IC是针对全定制芯片设计应用的,IC本身仍是一套工具集。本手册主要讨论其中的全定制版图设计工具Virtuso和验证工具Diva/Dracula之使用方法。其中Diva是基于Xwindow 的方式,而Dracula是基于命令行的方式;Virtuso中提供这两者的相关接口。 采用Virtuso/ Diva/Dracula进行芯片的设计和验证大致有如下几步:准备schmematic(电路)、画layout(版图)、作版图设计规则检查(DRC)、做电路与版图的一致性检查(LVS)、导出最终版图的gds文件。 缩写术语: ERC: Electrical Rule Check DRC: Design Rule Check LVS: Layout Versus Schematic LPE: Layout Parameter Extraction PRE: Parasitic Resistor Extraction 1.使用Virtuso/Diva/Dracula之前的准备 1.1.找一台装有IC工具的服务器 Virtuso不能单独安装,所以只有在安装了IC工具的计算机上才能使用。 [例]机房的10台服务器(IP:219.223.169.111到219.223.169.120)都能使用Virtuso/Diva/Dracula. 1.2.连接到这台计算机上 除非是在自己的计算机上安装有IC工具,否则您必须保证能够从您的计算机远程登录到装有IC的服务器上。 [例]以登录服务器IC来说明远程登录方法: a.向管理员申请用户(每个人都已经有了一个用户) b.下载远程登录软件Exceed, 在本地计算机上安装; 安装完毕之后进行远程登录配置: 在开始菜单→程序→Hummingbird.Exceed.v7.1.Multilanguage→Exceed→Client Wizard设定xterm,Host:219.223.169.111,Host type: Linux(下拉菜单选择),其余next即可。c.完成登录。 采用其它方式比如vnc、xWin、SSH Secure Shell Client等远程终端方法登录。 『注意』使用不同的远程登陆软件连接服务器;不同的服务器所需的软件设置均有所不同,配置细节请咨询曾经使用过该登陆软件的师兄师姐或同学。

教学EN_cadence+spectre+使用手册

CS/EE 5720/6720 – Analog IC Design Tutorial for Schematic Design and Analysis using Spectre Introduction to Cadence EDA: The Cadence toolset is a complete microchip EDA (Electronic Design Automation) system, which is intended to develop professional, full-scale, mixed-signal microchips. The modules included in the toolset are for schematic entry, design simulation, data analysis, physical layout, and final verification. The Cadence tools at our university are the same as those at most every professional mixed-signal microelectronics company in the United States. The strength of the Cadence tools is in its analog design/simulation/layout and mixed-signal verification and is often used in tandem with other tools for digital design/simulation/layout, where complete top-level verification is done in the Cadence tools. An important concept is that the Cadence tools only provide a framework for doing design. Without a foundry-provided design kit, no design can be done. The design rules used by Cadence set up in this class is based for AMI’s C5N process (0.5 micron 3 metal 2 poly process). So, how is Cadence set up? Broadly, there are three sets of files that need to be in place in order to use Cadence. 1)The Cadence tools These are the design tools provided by the Cadence company. These tools are located in the /home/cadence directory. They are capable of VLSI integration, project management, circuit simulation, design rule verification, and many other things (most of which we won't use). 2)The foundry-based design kit As mentioned before, the Cadence tools have to be supported by a foundry-based design kit. In this class, we use Cadence design kit developed by the North Carolina State University (NCSU CDK). NCSU CDK provides an environment that has been customized with several technology files and a fair amount of custom SKILL code. These files contain information useful for analog/full- custom digital CMOS IC design via the MOSIS IC fabrication service (https://www.360docs.net/doc/bd9188344.html,). This information includes layer definitions (e.g. colors, patterns, etc.), parasitic capacitances, layout cells, SPICE simulation parameters, Diva rules for Design Rule Check (DRC), extraction, and Layout Versus Schematic (LVS) verification, with various GUI enhancements. For more information on the capability of the NCSU CDK, go to https://www.360docs.net/doc/bd9188344.html,/CDKoverview.html

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