EDAFPGA期末考试试题

这是长期总结的EDA期末考试试题

试题一

1-2与软件描述语言相比，VHDL有什么特点? P6

答：编译器将软件程序翻译成基于某种特定CPU的机器代码，这种代码仅限于这种CPU而不能移植，并且机器代码不代表硬件结构，更不能改变CPU的硬件结构，只能被动地为其特定的硬件电路结构所利用。综合器将VHDL程序转化的目标是底层的电路结构网表文件，这种满足VHDL设计程序功能描述的电路结构，不依赖于任何特定硬件环境；具有相对独立性。综合器在将VHDL(硬件描述语言)表达的电路功能转化成具体的电路结构网表过程中，具有明显的能动性和创造性，它不是机械的一一对应式的“翻译”，而是根据设计库、工艺库以及预先设置的各类约束条件，选择最优的方式完成电路结构的设计。

l-3什么是综合?有哪些类型?综合在电子设计自动化中的地位是什么? P5

什么是综合? 答：在电子设计领域中综合的概念可以表示为：将用行为和功能层次表达的电子系统转换为低层次的便于具体实现的模块组合装配的过程。

有哪些类型?

答：(1)从自然语言转换到VHDL语言算法表示，即自然语言综合。

(2)从算法表示转换到寄存器传输级(RegisterTransport Level，RTL)，即从行为域到结构域的综合，即行为综合。

(3)从RTL级表示转换到逻辑门(包括触发器)的表示，即逻辑综合。

(4)从逻辑门表示转换到版图表示(ASIC设计)，或转换到FPGA的配置网表文件，可称为版图综合或结构综合。

综合在电子设计自动化中的地位是什么? 答：是核心地位（见图1-3）。综合器具有更复杂的工作环境，综合器在接受VHDL程序并准备对其综合前，必须获得与最终实现设计电路硬件特征相关的工艺库信息，以及获得优化综合的诸多约束条件信息；根据工艺库和约束条件信息，将VHDL程序转化成电路实现的相关信息。

1-4在EDA技术中，自顶向下的设计方法的重要意义是什么? P7~10

答：在EDA技术应用中，自顶向下的设计方法，就是在整个设计流程中各设计环节逐步求精的过程。

1-5 IP在EDA技术的应用和发展中的意义是什么? P11~12

答：IP核具有规范的接口协议，良好的可移植与可测试性，为系统开发提供了可靠的保证。

2-1 叙述EDA的FPGA/CPLD设计流程。 P13~16

答：1.设计输入(原理图/HDL文本编辑)；2.综合；3.适配；4.时序仿真与功能仿真；5.编程下载；6.硬件测试。

2-2 IP是什么?IP与EDA技术的关系是什么? P24~26

IP是什么?

答：IP是知识产权核或知识产权模块，用于ASIC或FPGA/CPLD中的预先设计好的电路功能模块。

IP与EDA技术的关系是什么?

答：IP在EDA技术开发中具有十分重要的地位；与EDA技术的关系分有软IP、固IP、硬IP：软IP是用VHDL等硬件描述语言描述的功能块，并不涉及用什么具体电路元件实现这些功能；软IP通常是以硬件描述语言HDL源文件的形式出现。固IP是完成了综合的功能块，具有较大的设计深度，以网表文件的形式提交客户使用。硬IP提供设计的最终阶段产品：掩模。

3-1 OLMC（输出逻辑宏单元）有何功能?说明GAL是怎样实现可编程组合电路与时序电路的。 P34~36

答：OLMC单元设有多种组态，可配置成专用组合输出、专用输入、组合输出双向口、寄存器输出、寄存器输出双向口等。

说明GAL是怎样实现可编程组合电路与时序电路的?

答：GAL（通用阵列逻辑器件）是通过对其中的OLMC（输出逻辑宏单元）的编程和三种模式配置（寄存器模式、复合模式、简单模式），实现组合电路与时序电路设计的。

3-2 什么是基于乘积项的可编程逻辑结构? P33~34，40

答：GAL、CPLD之类都是基于乘积项的可编程结构；即包含有可编程与阵列和固定的或阵列的PAL（可编程阵列逻辑）器件构成。

3-3 什么是基于查找表的可编程逻辑结构? P40~41

答：FPGA（现场可编程门阵列）是基于查找表的可编程逻辑结构。

3-7 请参阅相关资料，并回答问题：按本章给出的归类方式，将基于乘积项的可编程逻辑结构的PLD器件归类为CPLD；将基于查找表的可编程逻辑结构的PLD器什归类为FPGA，那么，APEX系列属于什么类型PLD器件? MAX II系列又属于什么类型的PLD器件?为什么? P54~56

答：APEX(Advanced Logic Element Matrix)系列属于FPGA类型PLD器件；编程信息存于SRAM中。MAX II系列属于CPLD类型的PLD器件；编程信息存于EEPROM中。

4-3. 图3-31所示的是双2选1多路选择器构成的电路MUXK，对于其中MUX21A，当s='0'和'1'时，分别有y<='a'和y<='b'。试在一个结构体中用两个进程来表达此电路，每个进程中用CASE语句描述一个2选1多路选择器MUX21A。

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

ENTITY MUX221 IS

PORT(a1,a2,a3:IN STD_LOGIC_VECTOR(1 DOWNTO 0); --输入信号

s0,s1:IN STD_LOGIC;

outy:OUT STD_LOGIC);--输出端

END ENTITY;

ARCHITECTURE ONE OF MUX221 IS

SIGNAL tmp : STD_LOGIC;

BEGIN

PR01:PROCESS(s0)

BEGIN

IF s0=”0” THEN tmp<=a2;

ELSE tmp<=a3;

END IF;

END PROCESS;

PR02:PROCESS(s1)

BEGIN

IF s1=”0” THEN outy<=a1;

ELSE outy<=tmp;

END IF;

END PROCESS;

END ARCHITECTURE ONE;

END CASE;

4-4.下图是一个含有上升沿触发的D触发器的时序电路，试写出此电路的VHDL设计文件。

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

ENTITY MULTI IS

PORT(CL:IN STD_LOGIC; --输入选择信号

CLK0:IN STD_LOGIC; --输入信号

OUT1:OUT STD_LOGIC);--输出端

END ENTITY;

ARCHITECTURE ONE OF MULTI IS

SIGNAL Q : STD_LOGIC;

BEGIN

PR01: PROCESS(CLK0)

BEGIN

IF CLK ‘EVENT AND CLK=’1’

THEN Q<=NOT(CL OR Q);ELSE

END IF;

END PROCESS;

PR02: PROCESS(CLK0)

BEGIN

OUT1<=Q;

END PROCESS;

END ARCHITECTURE ONE;

END PROCESS;

4-5.给出1位全减器的VHDL描述。要求：

(1) 首先设计1位半减器，然后用例化语句将它们连接起来，图3-32中h_suber是半减器，diff是输出差，s_out是借位输出，sub_in是借位输入。

(2) 以1位全减器为基本硬件，构成串行借位的8位减法器，要求用例化语句来完成此项设计(减法运算是 x –y - sun_in = diffr) 底层文件1：or2a.VHD实现或门操作

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

USE IEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITY or2a IS

PORT(a,b:IN STD_LOGIC;c:OUT STD_LOGIC);

END ENTITY or2a;

ARCHITECTURE one OF or2a IS

BEGIN

c <= a OR b;

END ARCHITECTURE one;

底层文件2：h_subber.VHD实现一位半减器

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

USE IEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITY h_subber IS

PORT(x,y:IN STD_LOGIC;

diff,s_out::OUT STD_LOGIC);

END ENTITY h_subber;

ARCHITECTURE ONE OF h_subber IS

SIGNAL xyz: STD_LOGIC_VECTOR(1 DOWNTO 0);

BEGIN

xyz <= x & y;

PROCESS(xyz)

BEGIN

CASE xyz IS

WHEN "00" => diff<='0';s_out<='0';

WHEN "01" => diff<='1';s_out<='1';

WHEN "10" => diff<='1';s_out<='0';

WHEN "11" => diff<='0';s_out<='0';

WHEN OTHERS => NULL;

END CASE;

END PROCESS;

END ARCHITECTURE ONE;

顶层文件：f_subber.VHD实现一位全减器

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

USE IEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITY f_subber IS

PORT(x,y,sub_in:IN STD_LOGIC;

diffr,sub_out:OUT STD_LOGIC);

END ENTITY f_subber;

ARCHITECTURE ONE OF f_subber IS

COMPONENT h_subber

PORT(x,y:IN STD_LOGIC;

diff,S_out:OUT STD_LOGIC);

END COMPONENT;

COMPONENT or2a

PORT(a,b:IN STD_LOGIC;

c:OUT STD_LOGIC);

END COMPONENT;

SIGNAL d,e,f: STD_LOGIC;

BEGIN

u1:h_subber PORT MAP(x=>x,y=>y,diff=>d,s_out=>e);

u2:h_subber PORT MAP(x=>d,y=>sub_in,diff=>diffr,s_out=>f);

u3:or2a PORT MAP(a=>f,b=>e,c=>sub_out);

END ARCHITECTURE ONE;

END ARCHITECTURE ART;

4-6.根据下图，写出顶层文件MX3256.VHD的VHDL设计文件。

MAX3256顶层文件

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

USE IEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITY MAX3256 IS

PORT (INA,INB,INCK: IN STD_LOGIC;INC: IN STD_LOGIC;

E,OUT:OUT STD_LOGIC);

END ENTITY MAX3256;

ARCHITECTURE ONE OF MAX3256 IS COMPONENT LK35 --调用LK35声明语句PORT(A1,A2:IN STD_LOGIC;CLK:IN STD_LOGIC;Q1,Q2:OUT STD_LOGIC); END COMPONENT;

COMPONENT D --调用D触发器声明语句

PORT(D,C:IN STD_LOGIC;CLK:IN STD_LOGIC;Q:OUT STD_LOGIC);

END COMPONENT;

COMPONENT MUX21--调用二选一选择器声明语句

PORT(B,A:IN STD_LOGIC;S:IN STD_LOGIC;C:OUT STD_LOGIC);

END COMPONENT;

SIGNAL AA,BB,CC,DD: STD_LOGIC;

BEGIN

u1: LK35 PORT MAP(A1=>INA,A2=>INB,CLK=INCK, Q1=>AA,Q2=>BB);

u2: D PORT MAP(D=>BB;CLK=>INCK,C=>INC,Q=>CC);

u3:LK35 PORT MAP (A1=>BB,A2=>CC,CLK=INCK, Q1=>DD,Q2=>OUT1)；

u4: MUX21 PORT MAP (B=>AA,A=>DD,S=>BB,C=>E);

END ARCHITECTURE ONE;

4-7含有异步清零和计数使能的16位二进制加减可控计数器。LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

USE IEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITY CNT16 IS

PORT(CLK,RST,EN:IN STD_LOGIC; CHOOSE:IN BIT;

SETDATA:BUFFER INTEGER RANCE 65535 DOWNTO 0;

COUT: BUFFER INTEGER RANCE 65535 DOWNTO 0);

END CNT16;

ARCHITECTURE ONE OF CNT16 IS

BEGIN

PROCESS(CLK,RST,SDATA)

VARIABLE QI:STD_LOGIC_VECTOR(65535 DOWNTO 0);

BEGIN

IF RST='1' THEN --计数器异步复位 QI:=(OTHERS=>'0');

ELSIF SET=’1’ THEN--计数器一步置位

QI:=SETDATA;

ELSIF CLK'EVENT AND CLK='1' THEN --检测时钟上升沿

IF EN=’1’ THEN –检测是否允许计数

IF CHOOSE=’1’ THEN --选择加法计数

QI:=QI+1; --计数器加一

ELSE QI=QI-1; --计数器加一

END IF;

COUT<=QI;--将计数值向端口输出

END PROCESS;

END ONE;

6-4

答：变量：变量是一个局部量，只能在进程和子程序中使用。变量不能将信息带出对它做出定义的当前结构。变量的赋值是一种理想化的数据传输，是立即发生的，不存在任何延时行为。变量的主要作用是在进程中作为临时的数据存储单元。

信号：信号是描述硬件系统的基本数据对象，其性质类似于连接线；可作为设计实体中并行语句模块间的信息交流通道。信号不但可以容纳当前值，也可以保持历史值；与触发器的记忆功能有很好的对应关系。

6-7 什么是重载函数?重载算符有何用处?如何调用重载算符函数?

答：（1）根据操作对象变换处理功能。

（2）用于两个不同类型的操作数据自动转换成同种数据类型，并进行运算处理。

（3）如何调用重载算符函数?采用隐式方式调用，无需事先声明。

6-8 判断下面三个程序中是否有错误，指出错误并给出完整程序。

程序1:

Signal A,EN : std_logic;

…………………

Process(A, EN)

Variable B: std_log ic;

Begin

if EN=l then B<=A; end if; --将“B<=A”改成“B:=A”

end process;

程序2:

Architecture one of sample is

variable a，b，c:integer;

begin

c<=a+b; --将“c<=a+b”改成“c:=a+b”

end;

程序3:

library ieee;

use ieee.std_logic_1164.all;

entity mux21 is

PORT(a,b:in std_logic; sel:in std_loglc;c:out std_logle;); --将“;)”改成“)”

end sam2; --将“sam2”改成“entity mux21”

architecture one of mux2l is

begin

--增加“process(a,b,sel) begin”

if sel= '0' then c:=a; else c:=b; end if; --应改成“if sel= '0' then c<=a; else c<=b; end if;”

--增加“end process;”

end two; --将“two”改成“architecture one”

74LS160的程序

library ieee;

use ieee.std_logic_1164.all;

use ieee.std_logic_unsigned.all;

entity jishuqi is

port(clk,clr,p,t,load :in std_logic;

y :out std_logic;

led :buffer std_logic;

d :in std_logic_vector(3 downto 0);

q :buffer std_logic_vector(3 downto 0);

hex :out std_logic_vector(6 downto 0));

end jishuqi;

architecture behav of jishuqi is

signal count2: integer range 0 to 9;

signal hz : integer range 0 to 1;

begin

process(clk)

variable count: integer range 0 to 25000000;

begin

if (clk='1'and clk'event)then count:=count+1;

if (count=12500000) then hz<=1;y<='1';

elsif (count=25000000) then hz<=0;y<='0';

count:=0;

end if;

end if;

end process;

----------------------------------------

process(clr,hz,p,t,d,load,q)

begin

if clr='0'then q<="0000";

else

if hz=1 and hz'event then

if load='0' then q<=d;

elsif load='1' then

if p='1' then

if t='1' then

if q="1001" then q<="0000";led<=not led;

else q<=q+1

end if;

end process;

process(p,t,d,q)

begin

if p='0' then q<=q;

elsif t='0' then q<=q;

end if;

end process;

----------------------------------------

process(q)

begin

case q is

when "0000"=>count2<=0;

when "0001"=>count2<=1;

when "0010"=>count2<=2;

when "0011"=>count2<=3;

when "0100"=>count2<=4;

when "0101"=>count2<=5;

when "0110"=>count2<=6;

when "0111"=>count2<=7;

when "1000"=>count2<=8;

when "1001"=>count2<=9;

when others=>count2<=null;

end case;

end process;

------------------------------------------

process(count2)

begin

case count2 is

when 0=>hex<="0000001";

when 1=>hex<="1001111";

when 2=>hex<="0010010";

when 3=>hex<="0000110";

when 4=>hex<="1001100";

when 5=>hex<="0100100";

when 6=>hex<="0100000";

when 7=>hex<="0001111";

when 8=>hex<="0000000";

when 9=>hex<="0000100";

end case;

end process;

end behav;

4选1多路选择器

library ieee;

use ieee.std_logic_1164.all;

use ieee.std_logic_unsigned.all;

entity mux4 is port(d0,d1,d2,d3 :in std_logic;

a0,a1 :in std_logic;

q :out std_logic);

end mux4;

architecture behavioral of mux4 is signal sel :integer;

begin with sel select

q <= d0 after 10ns when 0, d1 after 10ns when 1, d2 after 10ns when 2,d3 after 10ns when 3, ‘x’ a fter 10ns when other;

sel <= 0 when a0 =‘0’ and a1 =‘0’ else 1 when a0 =‘1’ and a1 =‘0’ else

2 when a0 =‘0’ and a1 =‘1’ else

3 when a0 =‘1’ and a1 =‘1’ else 4;

end behavioral

七段数码显示译码器设计实验程序1：

library ieee;

use ieee.std_logic_1164.all；

entity decl7s is

port (a : in std_logic_vector(3 downto 0);

led7s : out std_logic_vector(6 downto 0));

end ;

architecture one of decl7s is

begin

process(a)

begin

case a is

when "0000" => led7s <= "0111111";

when "0001" => led7s <= "0000110";

when "0010" => led7s <= "1011011";

when "0011" => led7s <= "1001111";

when "0100" => led7s <= "1100110";

when "0101" => led7s <= "1101101";

when "0110" => led7s <= "1111101";

when "0111" => led7s <= "0000111";

when "1000" => led7s <= "1111111";

when "1001" => led7s <= "1101111";

when "1010" => led7s <= "1110111";

when "1011" => led7s <= "1111100";

when "1100" => led7s <= "0111001";

when "1101" => led7s <= "1011110";

when "1110" => led7s <= "1111001";

when "1111" => led7s <= "1110001";

when others => null;

end case;

end process;

end;

实验程序2：

library ieee;

use ieee.std_logic_1164.all;

use ieee.std_logic_unsigned.all;

entity cnt4b is

port(clk,rst,ena : in std_logic;

outy : out std_logic_vector(3 downto 0);

cout : out std_logic);

end cnt4b;

architecture behav of cnt4b is

begin

process(clk,rst,ena)

variable outyI : std_logic_vector(3 downto 0);

begin

if rst = '1' then outyI :=(others =>'0');

elsif clk'event and clk='1' then

if ena = '1' then

if outyI < 15 then outyI := outyI+1;

else outyI := (others =>'0');

end if;

if outyI = 15 then cout <='1';

else cout<= '0';

end if;

outy <= outyI;

end process;

end behav;

实验程序3：

library ieee;

use ieee.std_logic_1164.all;

use ieee.std_logic_unsigned.all;

entity shenjiao is

port(clock0,rst0,ena0 : in std_logic;

led : out std_logic_vector(6 downto 0);

cout0 : out std_logic);

end entity shenjiao;

architecture zl1 of shenjiao is

component cnt4b

port(clk,rst,ena : in std_logic;

outy : out std_logic_vector(3 downto 0);

cout : out std_logic);

end component;

component decl7s

port(a : in std_logic_vector(3 downto 0);

led7s : out std_logic_vector(6 downto 0));

end component;

signal tmp : std_logic_vector(3 downto 0);

begin

u1: cnt4map(clk=>clock0,rst=>rst0,ena=>ena0,outy=>tmp,cout=>cout0); u2: decl7s port map(a=>tmp,led7s=>led);

end architecture zl1;

八位数码扫描显示电路实验程序例6-19

library ieee;

use ieee.std_logic_1164.all;

use ieee.std_logic_unsigned.all;

entity scan_led is

port(clk:in std_logic;

sg:out std_logic_vector(6 downto 0);

bt:out std_logic_vector(7 downto 0));

end;

architecture one of scan_led is

signal cnt8 : std_logic_vector(2 downto 0);

signal a : integer range 0 to 15;

begin

p1: process(cnt8)

begin

case cnt8 is

when "000" => bt <="00000001";a<=1;

when "001" => bt <="00000010";a<=3;

when "010" => bt <="00000100";a<=5;

when "011" => bt <="00001000";a<=7;

when "100" => bt <="00010000";a<=9;

when "101" => bt <="00100000";a<=11;

when "110" => bt <="01000000";a<=13;

when "111" => bt <="10000000";a<=15;

when others => null;

end case;

end process p1;

p2:process(clk)

begin

if clk'event and clk = '1' then cnt8 <= cnt8+1;

end if;

end process p2;

p3:process(a)

begin

case a is

when 0 => sg <="0111111"; when 1 => sg <= "0000110"; when 2 => sg <="1011011"; when 3 => sg <= "1001111";

when 4 => sg <="1100110"; when 5 => sg <= "1101101"

when 6 => sg <="1111101"; when 7 => sg <= "0000111"; when 8 => sg <="1111111"; when 9 => sg <= "1101111"; when 10 => sg <="1110111"; when 11 => sg <= "1111100";

when 12 => sg <="0111001"; when 13 => sg <= "1011110"; when 14 => sg <="1111001"; when 15 => sg <= "1110001"; when others => null;

end case;

end process p3;

end;

程序1 2选1选择器：

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

ENTITY mux21a IS

PORT(a, b : IN STD_LOGIC;

s : IN STD_LOGIC;

y : OUT STD_LOGIC）；

END ENTITY mux21a;

ARCHITECTURE one OF mux21a IS

BEGIN

PROCESS (a,b,s)

BEGIN

IF s = '0' THEN

y <=a;

ELSE y <=b;

END IF;

END PROCESS;

END ARCHITECTURE one ;

程序2 多路选择器：

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

ENTITY muxk IS

PORT(a1,a2,a3,s0,s1:in std_logic;

outy:out std_logic);

END muxk;

ARCHITECTURE one OF muxk IS

COMPONENT mux21a

PORT(a,b,s:IN STD_LOGIC;

y:OUT STD_LOGIC);

END COMPONENT;

SIGNAL tmp:STD_LOGIC;

BEGIN

U1:mux21a PORT MAP(a=>a2,b=>a3,s=>s0,y=>tmp);

U2:mux21a PORT MAP(a=>a1,b=>tmp,s=>s1,y=>outy);

END ARCHITECTURE;

程序3半加器

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

ENTITY h_adder IS

PORT(a,b:IN STD_LOGIC;

co,so:OUT STD_LOGIC);

END ENTITY h_adder;

ARCHITECTURE fhl OF h_adder is

BEGIN

so<=NOT(a XOR (NOT b));CO<= a AND b;

END ARCHITECTURE fhl;

或门逻辑描述

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

ENTITY or2a IS

PORT (a,b:IN STD_LOGIC;

C:OUT STD_LOGIC);

END ENTITY OR2a;

ARCHITECTURE one OF or2a IS

BEGIN

C<=a OR b;

END ARCHITECTURE one;

全加器

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

ENTITY f_adder IS

PORT (ain, bin, cin : IN std_logic;

cout, sum :OUT STD_LOGIC);

END ENTITY f_adder;

ARCHITECTURE fd1 OF f_adder IS

COMPONENT h_adder

PORT ( a, b: IN STD_LOGIC;

cO,SO: out std_logic);

END COMPONENT;

COMPONENT or2a

PORT(a,b: IN STD_LOGIC;

c: OUT STD_LOGIC);

END COMPONENT;

SIGNAL d,e,f: STD_LOGIC;

BEGIN

u1 : h_adder PORT MAP(a=>ain, b=>bin, co=>d, so=>e);

u2 : h_adder PORT MAP(a=>e, b=>cin, co=>f, so=>sum);

u3: or2a PORT MAP(a=>d, b=>f, c=>cout);

END ARCHITECTURE fd1;

试题二

一、单项选择题：（20分）

1．IP核在EDA技术和开发中具有十分重要的地位；提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路的IP核为D 。A .瘦IP B.固IP C.胖IP D.都不是

2．综合是EDA设计流程的关键步骤，在下面对综合的描述中，_________是错误的。D

A.综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；

B.综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD的基本结构相映射的网表文件；

C.为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束；

D.综合可理解为一种映射过程，并且这种映射关系是唯一的，即综合结果是唯一的。

3．大规模可编程器件主要有FPGA、CPLD两类，下列对FPGA结构与工作原理的描述中，正确的是__C__。

A. FPGA全称为复杂可编程逻辑器件；

B. FPGA是基于乘积项结构的可编程逻辑器件；

C. 基于SRAM的FPGA器件，在每次上电后必须进行一次配置；

D. 在Altera公司生产的器件中，MAX7000系列属FPGA结构。

4．进程中的信号赋值语句，其信号更新是___C____。

A. 按顺序完成；

B.比变量更快完成；

C.在进程的最后完成；

5．VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述B

A.器件外部特性；

B. 器件的内部功能；

C.器件的综合约束；

D.器件外部特性与内部功能。

6．不完整的IF语句，其综合结果可实现A

A. 时序逻辑电路

B.组合逻辑电

C. 双向电路

D. 三态控制电路

7．子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化），以及提高运行速度（即速度优化）；指出下列哪些方法是面积优化B

①流水线设计②资源共享③逻辑优化④串行化

⑤寄存器配平⑥关键路径法

A. ①③⑤

B. ②③④

C. ②⑤⑥

D. ①④⑥

8．下列标识符中，__________是不合法的标识符。B

A. State0

B. 9moon

C. Not_Ack_0

D. signall

9．关于VHDL中的数字，请找出以下数字中最大的一个： A

A. 2#1111_1110#

B.8#276#

C.10#170#

D. 16#E#E1

10．下列EDA软件中，哪一个不具有逻辑综合功能：B

A.Max+Plus II

B.ModelSim

C.QuartusII

D. Synplify

三、VHDL程序填空：（10分）

LIBRARY IEEE; -- 8位分频器程序设计

USE IEEE.STD_LOGIC_1164.ALL;

USE IEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITY PULSE IS

PORT ( CLK : IN STD_LOGIC;

D : IN STD_LOGIC_VECTOR (7 DOWNTO 0);

FOUT : OUT STD_LOGIC );

END;

ARCHITECTURE one OF PULSE IS

SIGNAL FULL : STD_LOGIC;

BEGIN

P_REG: PROCESS(CLK)

VARIABLE CNT8 : STD_LOGIC_VECTOR(7 DOWNTO 0);

BEGIN

IF CLK’EVENT AND CLK = ‘1’ THEN

IF CNT8 = "11111111" THEN

CNT8 := D; --当CNT8计数计满时，输入数据D被同步预置给计数器CNT8

FULL <= '1'; --同时使溢出标志信号FULL输出为高电平

ELSE CNT8 := CNT8 + 1; --否则继续作加1计数

FULL <= '0'; --且输出溢出标志信号FULL为低电平

END IF;

END IF;

END PROCESS P_REG;

P_DIV: PROCESS(FULL)

VARIABLE CNT2 : STD_LOGIC;

BEGIN

IF FULL'EVENT AND FULL = '1' THEN

CNT2 <= NOT CNT2; --如果溢出标志信号FULL为高电平，D触发器输出取反

IF CNT2 = '1' THEN FOUT <= '1';

ELSE FOUT <= '0';

END IF;

END IF;

END PROCESS P_DIV;

END;

四、VHDL程序改错：（10分）

01 LIBRARY IEEE ;

02 USE IEEE.STD_LOGIC_1164.ALL ;

03 USE IEEE.STD_LOGIC_UNSIGNED.ALL;

04 ENTITY LED7CNT IS

05 PORT ( CLR : IN STD_LOGIC;

06 CLK : IN STD_LOGIC;

07 LED7S : OUT STD_LOGIC_VECTOR(6 DOWNTO 0) ) ;

08 END LED7CNT;

09 ARCHITECTURE one OF LED7CNT IS

10 SIGNAL TMP : STD_LOGIC_VECTOR(3 DOWNTO 0);

11 BEGIN

12 CNT:PROCESS(CLR,CLK)

13 BEGIN

14 IF CLR = '1' THEN

15 TMP <= 0;

16 ELSE IF CLK'EVENT AND CLK = '1' THEN

17 TMP <= TMP + 1;

18 END IF;

19 END PROCESS;

20 OUTLED:PROCESS(TMP)

21 BEGIN

22 CASE TMP IS

23 WHEN "0000" => LED7S <= "0111111" ;

24 WHEN "0001" => LED7S <= "0000110" ;

25 WHEN "0010" => LED7S <= "1011011" ;

26 WHEN "0011" => LED7S <= "1001111" ;

27 WHEN "0100" => LED7S <= "1100110" ;

28 WHEN "0101" => LED7S <= "1101101" ;

29 WHEN "0110" => LED7S <= "1111101" ;

30 WHEN "0111" => LED7S <= "0000111" ;

31 WHEN "1000" => LED7S <= "1111111" ;

32 WHEN "1001" => LED7S <= "1101111" ;

33 WHEN OTHERS => LED7S <= (OTHERS => '0');

34 END CASE;

35 END PROCESS;

36 END one;

在程序中存在两处错误，试指出，并说明理由：

提示：在MAX+PlusII 10.2上编译时报出的第一条错误为：

Error:Line 15: File ***/led7cnt.vhd: Type error: type in waveform element must be “std_logic_vector”

第 15 行，错误：整数0不能直接赋值给TMP矢量

改正：TMP <= (OTHERS => ‘0’);

第 16 行，错误：ELSE IF 缺少一条对应的END IF语句

改正：将ELSE IF 改为关键字ELSIF

11．在EDA工具中，能完成在目标系统器件上布局布线软件称为（C ）

A.仿真器

B.综合器

C.适配器

D.下载

12．在执行MAX+PLUSⅡ的（D）命令，可以精确分析设计电路输入与输出波形间的延时量。

A .Create default symbol B. Simulator C. Compiler D.Timing Analyzer

13．VHDL常用的库是（A ）

A. IEEE

B.STD

C. WORK

D. PACKAGE

14．下面既是并行语句又是串行语句的是（ C ）

A.变量赋值

B.信号赋值

C.PROCESS语句

D.WHEN…ELSE语句

15．在VHDL中，用语句（D ）表示clock的下降沿。

A.clock’EVENT

B.clock’EVENT AND clock=’1’

C. clock=’0’

D.clock’EVENT AND cloc k=’0’

试题三

1．一般把EDA技术的发展分为（MOS时代）、（CMOS时代）和（ASIC时代）三个阶段。

2．EDA设计流程包括设计输入、设计实现、实际设计检验和下载编程四个步骤。

3．EDA设计输入主要包括图形输入HDL文本输入和状态机输入。

4．时序仿真是在设计输入完成之后，选择具体器件并完成布局、布线之后进行的时序关系仿真,因此又称为功能仿真

5．VHDL的数据对象包括变量、常量和信号，它们是用来存放各种类型数据的容器。

6．图形文件设计结束后一定要通过仿真，检查设计文件是否正确。

7．以EDA方式设计实现的电路设计文件，最终可以编程下载到FPGA 和CPLD芯片中，完成硬件设计和验证。8．MAX+PLUS的文本文件类型是（后缀名）.VHD 。

9．在PC上利用VHDL进行项目设计，不允许在根目录下进行，必须在根目录为设计建立一个工程目录（即文件夹）。10．VHDL源程序的文件名应与实体名相同，否则无法通过编译。

1.VHDL语言中端口模式分为IN，OUT，INOUT和BUFFER。

2. 一般来说大部分CPLD是基于乘积项结构，大部分FPGA是基于查找表逻辑结构。

3. VHDL语言中信号赋值的符号是<=，变量赋值的符号是:=。

4.可编程逻辑器件StratixII系列属于FPGA；MAXII系列属于CPLD。

5. 进程语句必须由敏感信号的变化启动。

6. 仿真分时序和功能两种。

7. 在MAX+PLUSA文本输入中，要求文件名与实体名相一致。

1.常用的硬件语言是VHDL和VERILOG。

2.任何一个VHDL程序必须包含实体和结构体。

3.时钟上升可用CLK’EVENT AND CLK=’1’语句表示。

4.可编程逻辑器件的开发过程可分为输入，综合，适配，仿真和编程五个步骤。

5.数字电路中的状态机主要功能是实现高效率高可靠的逻辑控制。

6.可编程逻辑器件中最基本的触发器是D触发器。

7.数据对象有常数，变量和信号。