锁相式数字频率合成器的设计
课程设计题目：
锁相式数字频率合成器的设计
已知技术参数和设计要求：
一、锁相式数字频率合成器设计方框图
1
2
3
4
4
321
晶体振荡器
分频器1/N
分频器1/M
相位比较器
压控振荡器
可编程置数
低通滤波器
f s
f f R
o
PLL
o f /N
1KHz
2KHz 4KHz
二、锁相式数字频率合成器设计要求
1、 要求设计出数字锁相式频率合成器的完整电路。
2、 晶体振荡器部分要求用数字电路设计 (可以参考CD4060、74LS04等) 。
3、 要求1/M 分频器分别产生，1KH Z 、2KH Z
、4KH Z
的方波信号，并且通过开关分别选
择其中之一接入锁相环的相位比较器输入端作为f R 。
4、 要求频率合成器输出的频率范围f 0分别为（0000~9999）×1KH Z 、（0000~9999）
×2KH Z 、（0000~9999）×4KH Z ，并且设计出相对应的1/N 分频器(四位)。 5、锁相环型号：选择LM4046 、或CD4046。石英晶体选择4.096MH Z 或8.192MH Z 等 ，
其他集成电路及元器件根据设计要求自己选择。 6、 用Protel 99SE 或Protel DXP 画出锁相式数字频率合成器的原理方框图、电路图、
仿真波形图（仿真1/N 分频器和1/M 分频器输出信号波形）、然后画出PCB 图。 7、 计算当F r =1KH Z 、2KH Z 、4KH Z 时1/M 分频器应该是多少分频，锁相式数字频率合成
器输出频率计算：f 0=？ （每个人计算f 0=？的要求见附录一电子表格）。
8、 主要参数测试：包括晶体振荡器输出频率；1/M 分频器输出频率；1/N 可编程分频
器的测试；锁相环的扑捉带和同步带测试方法；锁相环压控振荡器的控制特性曲线测试方法，（以上测试要说明用何种仪器）。做出误差分析。 9、 编写出数字锁相式频率合成器的课程设计报告。
工作量：
1、数字锁相式频率合成器的总体设计。
2、数字锁相式频率合成器的各部分参数计算和器件选择
3、数字锁相式频率合成器的电路原理图设计。
4、数字锁相式频率合成器的电路PCB图设计。
5、数字锁相式频率合成器的仿真与调试。
6、编写课程设计论文与打印装订。（撰写格式见附录二：课程设计说明书（论文）撰
写规范）
工作计划安排：
2010年3月13日~ 3月18 日：课程设计动员、下达任务书、查阅和收集资料。
2010年3月19日~ 3月8 日：根据课程设计任务书要求，设计和计算电路。
2010年3月9 日~ 3月26 日：学习用Protel 99SE或Protel DXP画出电路的
工作原理图、PCB图和元器件清单。
2010年3月27日~ 4月7 日：对设计电路进行调试、仿真并写出课程设计报告。
2010年4月16 日：上交课程设计论文。
同组设计者及分工：每个人独立完成。
指导教师签字：
2010 年 3 月16 日教研室主任意见：
教研室主任签字：___________________
2010 年月日
书写规范性
20分原理论述
20分
电路设计与计算
40分
仿真、调试与误差分析
20分
总成绩
教师评语：
教师签字：
2010 年 4 月日
摘要：
本文主要介绍CD4046锁相式数字频率合成器的构成电路及原理。CD4046锁相式数字频率合成器主要由晶振电路、1/M分频器、1/N可编程分频器以及CD4046锁相环构成。采用4.096MHz的晶振电路，产生4.096MHz的方波，由1/M分频器进行4096、2048、1024的分频后得到1KHz、2KHz、4KHz的f R信号。由开关选择送入锁相环的一输入端A中，锁相环输出信号f0再由1/N可编程分频器进行N分频后，送入锁相环的另一输入端B，与A端的信号进行鉴相比较后，产生新的f0，此时的f0应当等于N*f R，获得所需要的频率，完成频率合成功能，因此此频率合成器具有系统稳定、精确度高、具有较高的可选择性与实用性等特点。
关键词：频率合成锁相环可编程分频
目录
摘要 (5)
（一）设计内容 (7)
（二）设计目的 (7)
（三）系统特性 (7)
（四）系统框图 (7)
（五）方案论证 (7)
1. 晶体振荡电路的设计 (7)
2. 1/N 分频器的选定 (8)
（六）详细电路设计 (8)
1. 晶体振荡器 (8)
2. 1/M 分频器 (9)
3. 1/N 可编程分频器 (10)
4. CD4046 锁相环电路 (13)
5. 锁相环数字频率合成器 (16)
（七）心得体会 (18)
（八）参考文献 (18)
（九）附录
附录一元器件列表
附录二锁相式数字频率合成器电路图
附录三锁相式数字频率合成器PCB图
（一）设计内容
利用锁相环，进行频率合成器的设计。 （二）设计目的
完成锁相环分频器的设计，仿真，得到511~520KHz 频率方波。 （三）系统特性
晶体振荡器
利用高速的74LS04非门以及4.096MHz 晶体，精确产生出4.096MHz 的原始方波信号。
1/M 分频器
利用三片74LS293进行级联，获得4096、2048、1024分频效果的分频器，效率高。
1/N 分频器
使用四片74LS192进行级联，可直接通过16位开关预置0-9999的分频范围，精确简便。
锁相环电路
采用CD4046锁相环电路进行反馈调节，精确、稳定。 （四）系统框图
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3
2
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晶体振荡器
分频器1/N
分频器1/M
相位比较器
压控振荡器
可编程置数
低通滤波器
f s
f f R
o
PLL
o f /N
1KHz
2KHz 4KHz
（五）方案论证
（1）晶体振荡电路的设计
方案一：采用模拟电路设计
采用晶振与三极管以及两电容构成并联型晶体振荡器，再将输出信号经过施密特触发器整形，产生方波。此电路对电容的要求较高，且较为复杂麻烦，不稳定，故舍弃之。
方案二：采用74LS04芯片
采用74LS04中的三个非门与电容C1、电阻R1、R2构成晶振电路，由于电阻电容只是起辅助作用，且产生的输出波形为占空比50%的方波，电路稳定可靠。故使用此电路作为方波发生电路。
（2）1/N分频器的选定
方案一：选用BCD加法计数器
若采用BCD加法计数器，在预置分频数时应求其关于9的补码预置，或者使用转换电路进行转换，较为麻烦，故放弃使用。
方案二：选用BCD减法计数器
若采用BCD减法计数器，在预置分配数时可直接输入BCD码，方便快捷，故选用减法器。
（六）详细电路设计
1.晶体振荡器
石英晶体，有天然的也有人造的，是一种重要的压电晶体材料。石英晶体本身并非振荡器，它只有借助于有源激励和无源电抗网络方可产生振荡。只要在晶体振子板极上施加交变电压，就会使晶片产生机械变形振动，此现象即所谓逆压电效应。当外加电压频率等于晶体谐振器的固有频率时，就会发生压电谐振，从而导致机械变形的振幅突然增大。
74LS04为六组反相器，共有54/7404、54/74H04、
54\74S04、54\74LS04四种线路结构形式，其主要电特性
典值如下:
型号t PLH t PHL P D
54/7404 12ns 8ns 60mW
54/74H04 6ns 6.5ns 140mW
54\74S04 3ns 3ns 113mW
54\74LS04 9ns 10ns 12mWw 图1-1 74LS04引脚图
如图1-2本实验使用一种TTL晶体振荡器，晶体的频率点可以在很高的范围内选择，如数百赫兹到数十兆赫兹，由于需要，选择4.096MHz的石英晶体作为振荡晶体。由于振荡频率较高，门也应选中较高速的74LS04，门的偏置电阻也将随门的类型改变而适当的调节，以确保最佳工作状态。74LS04使用5V直流稳压供电，在U1C口，即引脚6，将得到4.096MHz的方波输出。
图1-2TTL晶体振荡器
2. 1/M分频器
2.1 1/M分频器电路原理
由于晶振电路输出为频率为4.096MHz的方波，欲获得1KHz、2KHz、4KHz的方波，则应进行分频。获得1KHz分频M1为4.096*106/103=4096=212；同理2KHz、4KHz 的分频M2M3应当分别为211、210。故可采用3片集成四位二进制计数器(74LS293)进行级联构成（如图2-2），最大分频正好为212。
图2-1为74LS04真值表，74LS293为二、八、
十六进制计数器。R0(1)、R0(2)为异步清零端，R0(1)、
R0(2)为高电平时，不管时钟输入CKA、CKB状态
如何，即可以完成清零功能。当R0(1),R0(2) 中有
一个为低电平时，在CKA、CKB 脉冲下降沿作用
下进行计数操作：将CKB 与QA 连接，计数脉冲
由CPA 输入。
图2-1 74LS293真值表在QA,QB,QC,QD 得到二、四、八、十六分频。CKA 为二分频输入端，QA为二分频输出。CKB为八分频输入端，QB、QC、QD为八分频输出端。
图2-2 1/M分频器电路图
2.2 1/M分频器仿真测试
U1-10口为4.096MHz信号输入口，U3-QB为4KHz输出口；U3-QC为2KHz输出口；U3-Q4为1KHz输出口。现对1/M分频器进行仿真测试，使用4.096MHz方波接入U1-10口，分别用示波器连接测试U3-QB、U3-QC、U3-QD口，获得如下图(图2-2)波形:
图2-3 1/M分频器仿真结果图
由上图可得，U3_4口周期0.5ms,U3_5口周期0.25ms，U3_8口周期1ms，即U3B处输出为4KHz方波，U3C处输出为2KHz方波，U3D处为1KHz方波，分频器运行正常。
3. 1/N可编程分频器
3.1 1/N 可编程分频器电路原理
为实现0-9999的可编程1/N分频器，我们使用了4片74LS192 BCD码可逆计数器，使用其减法功能。其电路图如图3-2，信号由图中的input口输入，从output 口输出，分频数M的BCD码最高位与U4D对应，依次往下为U4C、U4B、U4A、U3D……U1A。
74LS192为可预置的十进制同步加/减法计数器。其引脚功能及真值表如下：
CPU为加计数时钟输入端，CPD为减计数时钟输入端。
LD为预置输入控制端，异步预置。
CLR为复位输入端，高电平有效，异步清除。
CO为进位输出：1001状态后负脉冲输出，
BO为借位输出：0000状态后负脉冲输出。
A、B、C、D分别为预置输入口。QA、QB、QC、QD为计数输出口。
图3-1 74LS192真值表
图3-2 1/N可编程分频器电路原理图1(有误)
3.2 1/N可编程分频器仿真测试
现对电路进行仿真测试，输入N为1234，对应的BCD码为0001 0010 0011 0100，分别输入4个芯片中。从input口中输入频率为1234KHz的方波信号，理论上N分频后频率应为1234kHz/1234=1kHz从output口中读出仿真器上的波形，如图3-3。从图中我们可以读出output口中的输出脉冲频率约为10KHZ，与理论值不同，1/N可编程分频器未能正常工作。于是笔者对各74LS192芯片进行输入与输出口的仿真结果分析，发现当U4-13输出重置信号的同时，各片计时器连续输出了两个借位信号，导致分频
数各位减1，变成了N=0123。于是输出频率为1234/123≈10KHZ。造成此现象的原因疑为险象，现对电路进行改良，在U4-13口出添加两片非门串联进行信号延迟处理（如图3-4），再次进行仿真测试，得到图3-5。由图可得，输出频率约为1KHZ，与理论值相符，故分频器工作正常。
图3-3 1/N可编程分频器电路仿真图1
图3-4 1/N可编程分配器电路图2
图3-5 1/N可编程分频器仿真图2
3.3 1/N可编程分频器工作原理
现结合上例简单介绍1/N可编程分频器的工作原理。当电路稳定工作后（即第一次重置信号U4-13输出重置脉冲重置电路），每从input口输入一个周期的信号，U1内的数便减1，当U1内数减至0000并再次进入下一信号周期时，U1-13口输出借位信号脉冲，U2在收到这个脉冲信号后执行减一操作，由于U1 DIV=10，故U1进入模为10的减法循环。以后每经过10个信号周期，U1再次输出一个借位信号，U2再次减1。当U2内数减少到0，并再次收到借位信号的时候，向U3输出借位信号，U3减1。由此往复，直到U4内的数全减为0并且U3再次传来借位信号时，U4输出重置信号，将U1、U2、U3、U4内数重置。完成一次完整循环。现在输入BCD码为0001 0010 0011 0100，则需要经过
1*10*10*10+2*10*10+3*10+4=1234
次信号周期才输出一个重置信号，完成一次完整循环，故分频数N=1234。
4.CD4046锁相环电路
4.1 锁相环电路原理
为实现N倍频，需要使用锁相环电路。锁相的意义是相位同步的自动控制，能够完成两个电信号相位同步的自动控制闭环系统叫做锁相环，简称PLL。它广泛应用于广播通信、频率合成、自动控制及时钟同步等技术领域。锁相环主要由相位比较器（PC）、压控振荡器（VCO）。低通滤波器三部分组成，如图4-1所示
图4-1 锁相环原理图
压控振荡器的输出Uo接至相位比较器的一个输入端，其输出频率的高低由低通滤波器上建立起来的平均电压Ud大小决定。施加于相位比较器另一个输入端的外部输入信号Ui 与来自压控振荡器的输出信号Uo相比较，比较结果产生的误差输出电压UΨ正比于Ui和
Uo两个信号的相位差，经过低通滤波器滤除高频分量后，得到一个平均值电压Ud。这个平均值电压Ud朝着减小VCO输出频率和输入频率之差的方向变化，直至VCO输出频率和输入信号频率获得一致。这时两个信号的频率相同，两相位差保持恒定（即同步）称作相位锁定。
本实验使用CD4046锁相环电路。
CD4046的引脚排列，采用16 脚双列直插式，各引脚功能如下：
1脚相位输出端，环路人锁时为高电平，环路失锁时为低电平。
2脚相位比较器Ⅰ的输出端。
3脚比较信号输入端。
4脚压控振荡器输出端。
5脚禁止端，高电平时禁止，低电平时允许压控振荡器工作。
6、7脚外接振荡电容。
8、16脚电源的负端和正端。
9脚压控振荡器的控制端。
10脚解调输出端，用于FM解调。
11、12脚外接振荡电阻。
13脚相位比较器Ⅱ的输出端。
14脚信号输入端。
15脚内部独立的齐纳稳压管负极。
图4-2 CD4046内部电原理框图
图4-2是CD4046内部电原理框图。主要由相位比较Ⅰ、Ⅱ、压控振荡器(VC0)线性放大器、源跟随器、整形电路等部分构成。CD4046工作原理如下：输入信号Ui 从14脚输入后，经放大器A1进行放大、整形后加到相位比较器Ⅰ、Ⅱ的输入端，图3开关K拨至2脚，则比较器Ⅰ将从3脚输入的比较信号Uo与输入信号Ui作相位比较，从相位比较器输出的误差电压UΨ则反映出两者的相位差。UΨ经R3、R4及C2滤波后得到一控制电压Ud加至压控振荡器VCO的输入端9脚，调整VCO的振荡频率f2，使f2迅速逼近信号频率f1。VCO的输出又经除法器再进入相位比较器Ⅰ，继续与Ui进行相位比较，最后使得f2＝f1，两者的相位差为一定值，实现了相位锁定。
图4-3 CD4046锁相环电路原理图
图4-3 为锁相环电路模块图。如图所示，f r信号由CD4046的13号引脚输入，f o 由4号引脚输出得到，现对电路进行分析如下：
由于VCO的输出频率范围由下式确定:
f min=1/R2(C1+32pF)
f max=1/R1(C1+32pF)+ f min
其中10kΩ≤R1≤1MΩ100pF≤C1≤0.01u F
现取R2为∞,C1为100pF。则f min=0kHz
取R1为10kΩ，则f max=757kHz 已达到需要的输出频率511-520kHz范围。
对滤波电路R3、R4、C2计算结果如下：
滤波器的截止角频率ωc=1/(R3+R4)C2
截止频率f c=ωc /2π
故取R3=100kΩ，R4=10kΩ，C2=2000pF
则经计算得出f c=723Hz
另由于相位比较器1需要输入为50%占空比的方波才有效，而相位比较器2对不均匀分布的方波与占空比50%的方波均有效，而输入信号f r为脉冲信号，故选择13口即PC2作为VCO压控振荡器的鉴频输入信号。
4.2 同步带、捕捉带
当锁相环处于一定的固有振荡频率f v ,并且输入信号的频率f I偏离f v 上限值f Imax或下限值f Imin时，环路还能进入锁定状态，则称f Imax-f Imin=Δf v 为捕捉带。从PLL锁定开始，改变输入信号的频率f I向高或向低两个方向变化），直到PLL失锁为止，这段频率范围称为同步带Δf L。捕捉带Δf v 与同步带Δf L 测量如图4-4所示。
图4-4 同步带捕捉带测量原理图
其测试步骤如下：
① 将开关S 断开，这时频率计应显示VCO 的固有振荡频率f v 的值。 ② 将开关S 接通，设信号源输出电压V I =200mV ,选择适合的频率f I (f I > f v )值，
观察VCO 的输出f v 是否变为f I ，如果f v = f I ，说明环路进入锁定状态。再继续增高f I ,直到环路失锁为止，记下此时的频率f 11的值。 ③ 再减小f I 直到环路刚锁定为止，记下此时f 12 的值（f v = f 12 ）。
④ 继续减小f I ，直到环路再一次失锁为止，记下此时的频率f 13 的值。 ⑤ 再增高f I ，直到环路刚刚进入锁定状态为止，记下此时频率f 14 的值。
由同步带和捕捉带的定义可知
捕捉带 Δf v = f 12 – f 14 同步带 Δf L = f 11 – f 13
4.3 压控振荡器的控制特性曲线
这是指VCO 的瞬时振荡频率ωv(t )与控制电压V d (t )的关系曲线，可表示为 ωv(t )= ωv+K V V d (t )
当V d (t )=0时，VCO 的固有振荡频率为ωv 或f v 。VCO 特性曲线的测试原理如下：
①将VCO 的输入、输出与环路断开。
②使直流控制电压V d =0，测量VCO 的固有振荡频率ωv 或f v ，这时ωv 或f v 的值由VCO 的外接定时电阻电容决定。
③使V d 由零逐渐增大，直到线性区的临界值（注意更换VCO 的外接电阻电容）为止，测量与VCO 对应的输出频率ωv 或f v （以表格的形式记录V d 与ωv 或f v 的对应值，临界值附近应增加测试点）。
④接入负直流控制电压V d 重复步骤③。
⑤根据记录的实验数据，绘制VCO 的控制特性曲线，确定V d 与ωv 或f v 的线性范围并求斜率Kv 。 注意：VCO 的固有振荡频率ωv 或f v 不同，所对应的控制特性曲线的斜率Kv 也不同；VCO 的控制电压V d 不宜超过PLL 的电源电压。
5.锁相式数字频率合成器
根据系统框图对晶体振荡电路、M 分频器、CD4046锁相环电路、N 分频器进行合理
信号源
s
f I
PC
LPF
VCO
f v
频率计
组装搭接，得到锁相式数字频率合成器完整电路（图5-1）。
如图所示，晶体振荡器产生4.096MHz的方波，经过M分频电路分频，产生4kHz、2kHz、1kHz的方波，由开关K3进行选择。K3选择频率后送入CD4046的锁相环BIN中，锁相环的输出VCOUT输入到N分频器内进行分频，N分频器的输出信号转接入锁相环AIN 中，与BIN进行鉴相比较。从而实现整个电路的频率合成功能。
现要实现f0=511~520kHz的频率，当开关K3拨入1，即使f R为1kHz，则，分频数N应等于515。转化为8421BCD码为 0000 0101 0001 0101。0为断开，1为闭合，从左至右，8位开关S1 S2的状态分别为开开开开开闭开闭开开开闭开闭开闭。若K3拨入2，则f R为2kHz，故N=516/2=258。转化为8421BCD码为0000 0010 0101 1000，S1 S2即拨入不同状态。同理当K3拨入3，则BCD码为0000 0001 0010 1001。
图5-1锁相式数字频率合成器电路图（详图见附录）
图5-2 锁相式数字频率合成器PCB图（双层板设计）图5-2为锁相式数字频率合成器PCB图，详图请参考附录。
（七）心得体会
首先，通过本次试验，使自己对锁相环的工作原理及其应用有了较深的了解，锁相环应用广泛，锁相环是在无线电发射中使频率较为稳定的一种方法。例如为相干解调提供参考载波、建立同步位等等，也可以用于改善电视机接收机的行同步和帧同步，以提高抗干扰能力。
其次，通过本次试验，我不但加强了理论的实际运用能力，还更好的掌握了发现问题与解决问题的办法。例如在制作1/N分频器电路时，首次仿真并未成功，于是我便由高级向低级，对每片74LS192芯片进行输入与输出波形的观察比对，发现问题，并且最终解决了问题，使实验获得成功。
再次，通过本次实验，我掌握了设计的方法与步骤。正如程序设计一样，电路设计也应当由原理图进行分块设计与仿真测试，最终再组合调试，这样能更好的发现并且解决在设计以及实践过程中出现的种种问题。
（八）参考文献:
◆谢自美·电子线路综合设计·华中科技大学出版社,2006年·23至29页
◆龚之春·数字电路·电子科技大学出版社,2008年·208页、221页
◆许自图·电子电路原理分析与仿真·电子工业出版社,2006年·530页
◆夏路易·电路原理图与电路板设计教程·北京希望电子出版社2002年
（九）附录
附录一元器件列表：
Part Type Designator Footprint Description
0.1u C1RAD0.2电容
4.096MHZ Y XTAL1晶振
10k R9AXIAL0.4电阻
10k R8AXIAL0.4电阻
10k R11AXIAL0.4电阻
10k R10AXIAL0.4电阻
10k R21AXIAL0.4电阻
10k R6AXIAL0.4电阻
10k R7AXIAL0.4电阻
10k R20AXIAL0.4电阻
10k R17AXIAL0.4电阻
10k R16AXIAL0.4电阻
10k R19AXIAL0.4电阻
10k R18AXIAL0.4电阻
10k R13AXIAL0.4电阻
10k R12AXIAL0.4电阻
10k R15AXIAL0.4电阻
10k R14AXIAL0.4电阻
10k R4AXIAL0.4电阻
10k R5AXIAL0.4电阻
74LS04U1DIP-1474LSO4非门
74LS192U9DIP-1674LS192BCD计数器74LS192U8DIP-1674LS193BCD计数器74LS192U10DIP-1674LS194BCD计数器74LS192U11DIP-1674LS195BCD计数器74LS293U6DIP-1474LS293计数器
74LS293U5DIP-1474LS294计数器
74LS293U4DIP-1474LS295计数器100k R3AXIAL0.4电阻
100p C3RAD0.2电容
500R1AXIAL0.4电阻
500R2AXIAL0.4电阻
2000p C2RAD0.2电容
4046U7DIP-164046锁相环COMPONENT_1K3K3三相选择开关OUT U12out输出口
SW-DIP8S2DIP-168位开关
SW-DIP8S1DIP-168位开关
数字PPL频率合成器的原理与使用
龙源期刊网 https://www.360docs.net/doc/bf4130860.html, 数字PPL频率合成器的原理与使用 作者：伊力多斯·艾尔肯 来源：《中国科技博览》2013年第36期 中图分类号：TN742.1 文献标识码：A 文章编号：1009-914X（2013）36-0323-01 中波广播发射机载波频率振荡器能在531KHZ--1602KH频段内提供，1KHZ为间隔的1071个频率点。这些频点的载波振荡频率稳定度和精度都应满足系统的性能要求，并能迅速变换。显然常用的晶体振荡器无法满足上述要求，因为尽管晶体振荡器能提供高稳定的振荡频率，但其频率值单一，只能在很小的频率段内进行微调。频率合成技术则是能够实现上述要求的一种新技术，数字PLL频率合成器是目前应用最广泛的一种频率合成器，它与模拟PLL频率合成器的区别在于数字PLL中采用除法器（分频器），而不是用频率减法器来降低输入鉴相器频 率的。由于分频器可以很方便的用数字电路来实现，而且还具有可储存可变换的功能。因此它比一般的模拟PLL频率合成器更方便、更灵活。此外，数字电路易于集成和超小型化。 PLL即相位锁定环路，它是自动控制两振荡信号频率相等和相位同步的闭环系统，频率合成是指用可变分频器的方法将一个（或多个）基准频率信号转换为频率按比例降低或升高的另一个（或多个）所需频率信号的技术，采用PLL技术的频率合成器称为锁相环路频率合成 器，图（1）所示为数字PLL合成器的原理框图。它主要有鉴相器（PD），压控振荡器（VCO），基准晶体振荡器，基准分频器（1/R），前置分频器（1/K），可编程分频器也叫程控分频器（1/N），低通滤波器（LPF）等组成。可编程分频器的分频系数N由二进制码Po---Pn制定（如图1）。 其中鉴相器（PD）是完成压控振荡器（VCO）的输出信号U0（t），经前置分频和程控分频的信号Uf（T）与输入信号Ui（t）的相位比较，得到误差相位Φe（t）=Φf（t）-Φi（t），产生一个输出电压Ud（t），这个电压的大小直接反映两个信号相位差的大小，电压的极性反应输入信号Ui（t）超前或滞后于Uf（t）的相对相位关系。由此可见，PD在环路中是用来完成相位差电压转换作用，其输出误差电压是瞬间相位的函数。低通滤波器（LPF）滤除Ud （t）中的高频分量与噪声成分，得到控制信号Uc（t），压控振荡器（VCO）受Uc（t）控
锁相技术与频率合成器(讲座复习资料)
222 锁相技术与频率合成器 第一节 教学主要内容 一、反馈控制电路 (一)基本概念 1．采用反馈控制电路的目的是提高通信系统的技术性能，或者实现某些特殊的高指标要求。 2．通信系统中常用的有自动振幅控制、自动频率控制和自动相位控制。 3．反馈控制电路是由被控对象和反馈控制器两部分组成。 图10-1 反馈控制电路的组成方框图 4．反馈控制电路中X o 为系统的输出量，X R 为系统的输入量，是反馈控制器的比较标准。 5．根据实际工作的需要，每个反馈控制电路的X o 和X R 之间都具有确定的关系，例如X o =g (X R )。若这一关系受到破坏，则反馈控制器就能够检测出输出量与输入量的关系偏离X o =g (X R )的程度，产生相应的误差量X e , 加到被控对象上对输出量X o 进行调整，使X o 与X R 之间的关系接近或恢复到预定的关系X o =g (X R )。 (二)自动相位控制电路(锁相环路) 1．用途：在通信系统中能实现频率合成、频率跟踪等许多功能。 2.锁相环路的被控量是相位，被控对象是压控振荡器(VCO)。在反馈控制器中对振荡相位进行比较。利用误差量对VCO 的输出相位进行调整。 图10-4 自动相位控制方框图
223 3. VCO 输出电压的相位受u c 控制。而u c 是VCO 的输出电压的相位θV 与环路输入相位θR 经鉴相器产生的误差电压u e 经环路滤波器后得到的控制电压。 4．控制环路的输入量为θR ，输出量为θV 。 二、自动相位控制电路(锁相环路) (一)锁相环路的基本原理 1．鉴相器及其相位模型 (1)功能：比较输入信号相位和VCO 输出信号的相位，其输出电压与两信号的相位差成正比。 (2)实现电路：模拟乘法器 图10-5 等效鉴相器 (3)鉴相特性 鉴相器的输入信号分别为 u V (t )=U Vm cos ［ωo t +θV (t )］ u R (t )=U Rm sin ［ωR t +θR (t )］=U Rm sin ［ωo t +(ωR -ωo )t +θR (t )］=U Rm sin ［ωo t +θ1(t )］ 式中，θ1(t )=(ωR -ωo )t +θR (t )称为输入信号以相位ωo t 为参考的瞬时相位。 经相乘器，其输出电压 ()()M R V u K u t u t 为 K M u R (t )u V (t )=K M U Rm sin ［ωo t +θ1(t )］U Vm cos ［ωo t +θV (t )］ = 1 2K M U Rm U Vm sin ［2ωo t +θ1(t )+θV (t )］ +1 2 K M U Rm U Vm sin ［θ1(t )-θV (t )］ 式中，K M 为乘积系数，单位1/V 。由于环路有低通滤波，起作用的是低频分量，即 u d (t )= 1 2 K M U Rm U Vm sin ［θ1(t )-θV (t )］=K d sin θe (t ) 式中，K d =K M U Rm U Vm /2为鉴相器的最大输出电压。θe (t )=θ1(t )-θV (t )为鉴相器输入信号的瞬时相差。可见，乘法器作为鉴相器的鉴相特性是正弦特性。 (4)鉴相器的相位模型
锁相频率合成器
《高频电子线路》课程设计 设计题目：锁相频率合成器的组装及调试专业： 班级： 学生姓名： 学号： 起止日期： 指导教师： 2012年6月 9日
锁相频率合成器的安装及调试 王威 09通信工程 摘要：通过对晶体振荡器，参考分频器，鉴相器，环路滤波器，压控振荡器，分频器这些元器件进行组装构成锁相频率合成器，阐述了锁相频率合成器的工作原理，分析了锁相环的组装和工作过程，仔细设计了仿真电路图，通过对环路滤波器的重点设计，改善了环路的捕获性能，进一步抑制鉴相器输出电压中的载频分量和高频噪声，降低由VCO控制电压的不纯而引起的寄生输出以及其他各种杂散噪声，在试验中采用了集成锁相环路来简化电路的设计，最后对设计及实验结果进行了分析总结。 关键词：锁相环路；分频器；VCO；环路滤波；鉴相器 Abstract: based on the crystal oscillator, reference prescaler, the phase discrimination, loop filter, VCO, prescaler these components to assembly made phase-locked frequency synthesizer, expounds the phase-locked frequency synthesizer work principle, analyzes the phase locked loop assembly and work process, carefully designed the simulation diagram, through the loop of the filter key design, improve the loop of capture performance, further restrain phase discrimination of output voltage transmits the weight and high frequency noise, reduce the VCO control by the voltage of the not pure and is caused by the parasitic output and all kinds of other stray noise, used in the test in the integrated phase lock loop to simplify the circuit design, the design and the experimental results were analysed. Keywords: phase lock loop; Prescaler; VCO; The loop filtering; Phase discrimination is 1.设计要求: （1）测量频率合成输出频率范围。 （2）频率分辨率。 （3）测量频率合成器输出频率和分频比的关系。 （4）调测频率合成器的输出波形。
数字频率合成器报告论文
南京信息职业技术学院电子产品设计报告 作者系部专业题目赵小平学号38 电子信息学院 电子信息工程技术 数字频率合成器的设计 指导教师李震涛
完成时间：2018 年 10月 5日 目录 1摘要 ............................................................. 2数字频率合成器的设计 3数字频率合成器的组成及工作原理 ................................... 3.1数字频率合成器的组成 ......................................... 3.2锁相环的工作原理 ............................................. 3.3参考振荡器的工作原理 ......................................... 3.4可变分频器和分频比控制器的工作原理 ........................... 3.5消抖动电路的工作原理 ......................................... 3.6数码显示电路的工作原理 ....................................... 4数字频率合成器的设计任务和性能指标 ............................... 5频率合成器的调试 ................................................. 5.1晶体振荡器与 4000分频电路调试 ............................... 5.2消抖动电路和预置分频电路的安装和调试 ........................ 5.3锁相环电路和可变分频电路安装和调试 .......................... 5.4频率合成器总体电路调试说明 .................................. 结论 参考文献（第 4章数字频率合成器的设计（ 8课时） PPT） （《电子技术基础—数字部分》华中理工大学教研室编康华光主编）附录一：数字频率合成器原理图 附录二：频率合成器元器件清单
锁相环频率合成器
锁相频率合成器的设计 引言： 锁相频率合成器是基于锁相环路的同步原理，有一个高准确度、高稳定度的参考晶体振荡器，合成出许多离散频率。即将某一基准频率经过锁相环的作用产生需要的频率。 一． 设计任务和技术指标 1. 工作频率范围：300kHz —700kHz 2. 电源电压：Vcc=5V 3. 通过原理图确定电路，并画出电路图 4. 计算元件参数选取电路元件（R1，R2，C1及环路滤波器的配置） 5. 组装连接电路，并测试选取元件的正确性 6. 调试并测量电路相关参数（测量相关频率点，输出波形，频率转换时间t c ） 7. 总结并撰写实验报告 二． 设计方案 原理框图如下： 由上图可知，晶体振荡器的频率f i 经过M 固定分频后得步进参考频率f REF ，将f REF 信号作为鉴相器的基准与N 分频器的输出进行比较，鉴相器的输出U d 正比于两路输入信号的相位差，U d 经环路滤波得到一个平均电压U c ，U c 控制VCO 频率f 0的变化，使鉴相器的两路输入信号相位差不断减小，直到鉴相器的输出为零或某一直流电平。锁定后的频率为f i /M=f 0/N=f REF 即f 0=(N/M)f i =Nf REF 。当预置分频数N 变化时，输出信号频率f 0随着发生变化。 三． 电路原理与设计 （一） 晶体振荡器的设计 用2.5M 晶体和非门组成2.5MHz 振荡器。如下图所示： （二） M 分频电路
分频器选用74LS163，M=100 （三）锁相环的设计 CD4046压控振荡电路图如下： 数字锁相环CD4046有两个鉴相器、一个VCO、一个源极跟随器（本实验未用）和一个齐纳二极管组成。鉴相器有两个共用的输入端PCA IN和PCB IN，输入端PCA IN既可以与大信号直接匹配，又可间接与小信号相接。
基于锁相环的频率合成器..
综合课程设计 频率合成器的设计与仿真
前言 现代通信系统中，为确保通信的稳定与可靠，对通信设备的频率准确率和稳定度提出了极高的要求. 随着电子技术的发展，要求信号的频率越来越准确和越来越稳定，一般的振荡器已不能满足系统设计的要求。晶体振荡器的高准确度和高稳定度早已被人们认识，成为各种电子系统的必选部件。但是晶体振荡器的频率变化范围很小，其频率值不高，很难满足通信、雷达、测控、仪器仪表等电子系统的需求，在这些应用领域，往往需要在一个频率范围内提供一系列高准确度和高稳定度的频率源，这就需要应用频率合成技术来满足这一需求。 本次实验利用SystemView实现通信系统中锁相频率合成器的仿真，并对结果进行了分析。 一、频率合成器简介 频率合成是指以一个或少量的高准确度和高稳定度的标准频率作为参考频率，由此导出多个或大量的输出频率，这些输出频率的准确度与稳定度与参考频率是一致的。用来产生这些频率的部件就成为频率合成器或频率综合器。频率合成器通过一个或多个标准频率产生大量的输出频率，它是通过对标准频率在频域进行加、减、乘、除来实现的，可以用混频、倍频和分频等电路来实现。其主要技术指标包括频率范围、频率间隔、准确度、频率稳定度、频率纯度以及体积、重量、功能和成本。 频率合成器的合成方法有直接模拟合成法、锁相环合成法和直接数字合成法。直接模拟合成法利用倍频、分频、混频及滤波，从单一或几个参数频率中产生多个所需的频率。该方法频率转换时间快(小于100ns)，但是体积大、功耗大，成本高，目前已基本不被采用。锁相频率合成器通过锁相环完成频率的加、减、乘、除运算，其结构是一种闭环系统。其主要优势在于结构简化、便于集成，且频率纯度高，目前广泛应用于各种电子系统。直接式频率合成器中所固有的那些缺点，在锁相频率合成器中大大减少。 本次实验设计的是锁相频率合成器。
锁相环频率合成技术及其应用
锁相环频率合成技术及其应用 在当今的调频广播发送技术中，为了适应对发射机输出频率稳定度和频率准确度的严格要求，以及方便更换发射机频率的需要，在固态调频发射机中普遍使用了锁相技术和频率合成技术。锁相环频率合成器成为固态调频发射机重要的组成部分。 锁相环频率合成器的优点在于其能提供频率稳定度很高的输出信号，能很好地抑制寄生分量，避免大量使用滤波器，因而有利于集成化和小型化。而频率合成器中的程序分频器的分频比可以使用微机进行控制，易于实现发射机频率的更换及其频率显示的程控和遥控，促进全固态调频发射机的数字化、集成化和微机控制化。 将一个标准频率（如晶振参考源），经过加、减、乘、除运算，变成具有同一稳定度和准确度的多个所需频率的技术，称为频率合成技术。 控制振荡器，使其输出信号和一个参考信号之间保持确定关系的技术，称为锁相技术。把由基准频率获得不同频率信号的组件或仪器，称为“频率合成器”。 频率合成的方法很多，但大致可分成两大类：直接合成法和间接合成法。 固态调频发射机中的频率合成器采用间接合成法。间接合成法一般可用一个受控源（例如压控振荡器）、参考源和控制回路组成一个系统来实现。即用一个频率源，通过分频产生参考频率，然后用锁相环（控制回路），把压控振荡器的频率锁定在某一频率上，由压控振荡器间接产生出所需要的频率输出。 1锁相环基本工作原理 一个基本的锁相环路由以下3个部件组成：压控振荡器（VCO）、鉴相器（PD）和环路滤波器（LF），如图1所示。 当锁相环开始工作时，输入参考信号的频率f i与压控振荡器的固有振荡频率f 0总是不相同的，即f i≠f 0，这一固有频率差△f=f i-f 0必然引起它们之间的相位差不断变化，并不断跨越2π角。由于鉴相器特性是以相位差2π为周期的，因此鉴相器输出的误差电压总是在某一范围内摆动。这个误差电压通过环路滤波器变成控制电压加到压控振荡器上，使压控振荡器的频率f 0趋向于参考信号的频率f i，直到压控振荡器的频率变化到与输入参考信号的频率相等，并满足一定条件，环路就在这个频率上稳定下来。两个频率之间的相位差不随时间变化而是一个恒定的常数，这时环路就进入“锁定”状态。 当环路已处于锁定状态时，如果输入参考信号的频率和相位发生变化，通过环路的控制作用，压控振荡器的频率和相位能不断跟踪输入参考信号频率的变化而变化，使环路重新进入锁定状态，这种动态过程称为环路的“跟踪”过程。而环路不处于锁定和跟踪状态，这个动态过程称为“失锁”过程。 从上述分析可知，鉴相器有两个主要功能：一个是频率牵引，另一个是相位锁定。 2锁相环频率合成器工作原理 锁相环路总是有可编程分频器加在压控振荡器VCO和鉴相器PD之间。在锁相环路中加入可编程分频器可以起到两个很关键的作用：首先是不改变输入参考频率就可以改变压控振荡器VCO的输出频率，为实际应用提供了方便；其次是提高输出频率的分辨率和降低鉴相器的参考频率，进一步提高输出频率的精确度和稳定度。 但是，在目前的技术条件下，可编程分频器的最高工作频率约30MHz。而调频广播频段为87～108MHz，显然，工作频率太高而不能直接使用可编程分频器。在这种情况下，通常在可编程分频器前端加入一个前置固定分频模数为M的ECL分频器，如图2所示。ECL固定分频器的工作频率可高达几GHz。当环路锁定时，这种频率合成器的输出频率为f o=N（Mf i）
锁相式频率合成器
第一章概述 1．1频率合成技术及其发展 随着通信、数字电视、卫星定位、航空航天和遥控遥测技术的不断发展, 对频率源的频率稳定度、频谱纯度、频率范围和输出频率个数的要求越来越高。为了提高频率稳定度, 经常采用晶体振荡器等方法来解决, 但它不能满足频率个数多的要求, 因此, 目前大量采用 频率合成技术。频率合成的方法主要有三种：直接合成模拟式频率合成、直接数字频率合成和锁相频率合成。 通过对频率进行加、减、乘、除运算, 可从一个高稳定度和高准确度的标准频率源, 产生大量的具有同一稳定度和准确度的不同频率。频率合成器是从一个或多个参考频率中产生多种频率的器件。它是现代通讯系统必不可少的关键电路, 广泛应用于数字通信、卫星通信、雷达、导航、航空航天、遥控遥测以及高速仪器仪表等领域。以通信为代表的信息产业是当代发展最快的行业,因此, 频率合成器也得到了较快发展, 形成了完善的系列品种, 市场需求也特别大。频率合成器的技术复杂度很高, 经过了直接合成模拟式频率综合器、锁相式频率综合器、直接数字式频率综合器（DDS）三个发展阶段。 直接合成模拟式频率合成器是通过倍频器、分频器、混频器, 对频率进行加、减、乘、除运算, 得到各种所需频率。直接合成法的优点是频率转换时间短,并能产生任意小的频率增量。但用这种方法合成的频率范围将受到限制。更重要的是, 直接合成模拟式频率合成器不能实现单片集成, 而且输出端的谐波、噪声及寄生频率难以抑制。因此, 直接合成模拟式频率综合器已逐渐被锁相式频率综合器、直接数字式频率综合器取代。 使用PLL技术实现的锁相式频率合成器在性能上较之RC、LC振荡源有很大提高, 但外围电路仍然较复杂, 且容易受外界干扰, 分辨率难以提高,其它指标也不理想。近年来, 直接数字频率合成器(DDS)的出现, 使频率合成技术大大前进了一步。频率控制是现代通信技术中很重要的一环, 获取宽带、快速、精细、杂散小的频率控制信号一直是通信领域中的一个重要研究内容。DDS技术是从相位概念出发直接合成所需波形的一种新的频率合成技术, 具有频率分辨率高、频率变换速度快、相位可连续线性变化等优点, 在基于数字信号处理的现代通信频率控制中已被广泛采用。1971年, 美国学者J.Tierncy、C.M.Rader和B.Gold提出了以全数字技术, 从相位概念出发, 直接合成所需波形的一种新的频率合成原理。限于当时的技术和器件水平, 它的性能指标不能与已有的技术相比, 故未受到重视。近20年间, 随着技术和器件水平的提高, 直接数字频率合成技术得到了飞速的发展, 成为现代频率合成技术 中的佼佼者。DDS具有超高速的频率转换时间, 极高的频率分辨率, 低的相位噪声, 变频相位连续, 容易实现频率、相位、幅度调制, 全数字化控制等突出优点, 已成为移动通信、卫星定位、数字通信等系统中信号源的首选。 目前, 在各种无线系统中使用的频率合成器普遍采用锁相式频率合成器, 通过CPU控制, 可获得不同的频点。锁相式频率合成器含有参考振荡器与分频器、可控分频器、压控振荡器及鉴相器、前置分频器等功能单元。频率合成器的最终发展方向是锁相式频率合成器、双环或多环锁相式频率合成器、DDS频率合成器, 以及PLL加DDS混合式频率合成器。因此,
实验十一 锁相频率合成器新
频率合成器实验十一锁相 一、实验目的 1．了解接收机一本振及发射机振荡源——锁相频率合成器原理。 2．了解锁相调频原理。 3．了解锁相频率合成器性能指标。 二、实验内容 1．测量发射机锁相频率合成器输出频率与计算值比较，熟悉锁相频率合成原理及输出频率及频道间隔的计算。 2．测量发射机锁相频率合成作为锁相调频器的调制频率特性，熟悉锁相调频原理。 3．观察锁相频合频道切换捕捉过程，了解环路捕捉过程机理。 三、基本原理 1．锁相频率合成器原理及电路 移动通信系统必须配置多个无线频道，允许多个用户同时通话，这样系统才能容纳大量用户。因而移动通信系统中的收发信机工作频率（对应于接收机一本振及发射机的主振频率）必须能在系统配置的多个频率间切换。这些众多频率点的产生通常用频率合成技术来实现。 当前应用最广的是锁相频率合成器（简称锁相频合或PLL频合），常用的单环锁相频合方框图见图11.1。 图11.1 常用的单环锁相频率合成器方框图 图中，PD为鉴相器；LF为环路滤波器；VCO为压控振荡器，其振荡频率fv受控制电压u c的控制而改变，一般有 f V=f0+K0·u c(11-1) 式中，f0为VCO的固有振荡频率，K0为压控灵敏度(单位Hz/V或rad／S·V)；÷N为程序分频器，其分频比由CPU程序设置可变；÷R为参考分频器，将稳定的晶体振荡器频率f R分频得到环路的参考频率f r（一般为5KHz、6.25KHz、12.5KHz或25KHz等）。环路锁定时，PD的两个输入信号相差为0或固定值，则频差为0，即 f r=f f=f v/N 故 f v=N·f r(11-2) 由式(11-2)可见，由CPU程序改变N的取值就改变了环路的输出频率，且所有频率都与晶振频率具有相同的准确度与稳定度。由式(11-2)还可见，频道间隔△f最小可以等于f r，其实际值由系统要求决定。一般模拟调频通信系统频道间隔△f =25KHz，若锁相频合的f r=5KHz，
锁相环CD4046设计频率合成器
通信专业课程设计——基于锁相环的频率合成器的设计 设 计 报 告 姓名：曾明 班级：通信工程2班 学号：2008550725 指导老师：粟建新
目录 一、设计和制作任务 (3) 二、主要技术指标 (3) 三、确定电路组成方案 (3) 四、设计方法 (4) （一）、振荡源的设计 (4) （二）、N分频的设计 (4) （三）、1KHZ标准信号源设计（即M分频的设计） (5) 五、锁相环参数设计 (6) 六、电路板制作 (7) 七、调试步骤 (8) 八、实验小结 (8) 九、心得体会 (9) 十、参考文献 (9) 附录：各芯片的管脚图 (10)
锁相环CD4046设计频率合成器 内容摘要： 频率合成是以一个或少量的高准确度和高稳定度的标准频率作为参考频率，由此导出多个或大量的输出频率，这些输出的准确度与稳定度与参考频率是一致的。在通信、雷达、测控、仪器表等电子系统中有广泛的应用， 频率合成器有直接式频率合成器、直接数字式频率合成器及锁相频率合成器三种基本模式，前两种属于开环系统，因此是有频率转换时间短，分辨率较高等优点，而锁相频率合成器是一种闭环系统，其频率转换时间和分辨率均不如前两种好，但其结构简单，成本低。并且输出频率的准确度不逊色与前两种，因此采用锁相频率合成。 关键词：频率合成器CD4046 一、设计和制作任务 1．确定电路形式，画出电路图。 2．计算电路元件参数并选取元件。 3．组装焊接电路。 4．调试并测量电路性能。 5．写出课程设计报告书 二、主要技术指标 1．频率步进 1kHz 2．频率稳定度f ≤1KHz 3．电源电压 Vcc=5V 三、确定电路组成方案 原理框图如下，锁相环路对稳定度的参考振动器锁定，环内串接可编程的分频器，通过改变分频器的分配比N，从而就得到N倍参考频率的稳定输出。 晶体振荡器输出的信号频率f1， 经固定分频后（M分频）得到 基准频率f1’，输入锁相环的相 位比较器（PC）。锁相环的VCO
锁相环调频和解调实验频率合成器实验
精心整理 实验11锁相调频与鉴频实验 一、实验目的 1. 掌握锁相环的基本概念。 2. 了解集成电路CD4046的内部结构和工作原理。 3. 掌握由集成锁相环电路组成的频率调制电路/解调电路的工作原理。 1. 2. 1. 2. 3. 4. 5. （1图11-1LF ）和图11-1锁相环的基本组成 ① 压控振荡器（VCO ） VCO 是本控制系统的控制对象，被控参数通常是其振荡频率，控制信号为加在VCO 上的电压。所谓压控振荡器就是振荡频率受输入电压控制的振荡器。 ② 鉴相器（PD ） PD 是一个相位比较器，用来检测输出信号0V （t ）与输入信号i V （t ）之间的相位差θ(t)，并把θ(t)转化为电压)(t V d 输出，)(t V d 称为误差电压，通常)(t V d 作为一直流分量或一低频交流量。
③环路滤波器（LF） LF作为一低通滤波电路，其作用是滤除因PD的非线性而在)(t V d 中产生的无用组 合频率分量及干扰，产生一个只反映θ(t)大小的控制信号)(t V C 。 4046锁相环芯片包含鉴相器（相位比较器）和压控振荡器两部分，而环路滤波器由外接阻容元件构成。 （2）锁相环锁相原理 锁相环是一种以消除频率误差为目的反馈控制电路，它的基本原理是利用相位误差电压去消除频率误差。按照反馈控制原理，如果由于某种原因使VCO的频率发生 变化使得与输入频率不相等，这必将使)(t V O 与)(t V i 的相位差θ(t)发生变化，该相位 差经过PD转换成误差电压)(t V d 。此误差电压经过LF滤波后得到)(t V c ，由)(t V c 去改变 VCO的振荡频率，使其趋近于输入信号的频率，最后达到相等。环路达到最后的这种 ），因此 （3 化） 锁相环（4046）的结构框图及引出端功能图如下图所示。 1.用锁相环（集成）构成的调频/解调（鉴频）电路 （1）．锁相环调频原理 注：由于载波信号频率相对于调制信号频率高的多，故载波信号频率称为所谓的高频（只是相对而言），而调制信号频率则相对应的称为低频。 将调制信号加到压控振荡器（VCO）的控制端，使压控振荡器的输出频率（在自振频
基于数字式锁相环频率合成器的设计与实现
四川师范大学本科毕业设计 基于数字式锁相环频率合成器的设计与实现 学生姓名 院系名称 专业名称 班级级班 学号 指导教师 完成时间年月日
基于数字式锁相环频率合成器的设计与实现 电子信息工程专业 学生姓名指导老师 摘要随着通信信息技术的快速发展，信号产生的方式多种多样，然而数字式锁相环频率合成器在信号产生技术中扮演了越来越重要的作用，数字式锁相环频率合成器在频率频率稳定度和频谱纯度上，频率输出个数上有着巨大的优势，是其他器件所不能代替的！因此在军用和民用雷达领域，各种导航器以及通信领域广泛运用！ 基于此，本人设计了一个由晶体振荡器和分频器，锁相环路（鉴相器，低通滤波器，压控振荡器）组成的数字式锁相环频率合成器，晶体振荡器的作用是产生一个固定的频率，然后通过分频器得到一个基准频率，锁相环路对基准频率进行频率合成，到最后，合成后的频率经过放大器，使不同的频率的幅度稳定在一定的范围内，这样的话不会是信号不会随着输出频率的变化而减少！ 数字式锁相环频率合成器是开环系统的，频率转换时间很短，分辨率也较高，结构相对简单，成本也不高，输出的频率在稳定度和精准度上也有很大的优势。但是，由于毕业在即时间紧张，本人经验有些不足，希望老师和同学们帮助与指导。 关键词：锁相环频率合成晶体振荡器分频器锁相环路
The Design and Implementation of Digital Pll Frequency S ynthesizer Abstract With the rapid development of communication technology, signal way is varied, but in signal digital phase locked loop frequency synthesizer technology plays an increasingly important role, digital phase locked loop frequency synthesizer on the frequency stability and frequency spectrum purity, frequency output factor has a huge advantage, is cannot replace by other device! So in the field of military and civilian radar, navigator, and widely used communication field. Based on this, I designed a by the crystal oscillator and a frequency divider, phase locked loop (phase discriminator, low-pass filter, a voltage controlled oscillator) consisting of digital phase locked loop frequency synthesizer, the effect of crystal oscillator is a fixed frequency, then a reference frequency is obtained by frequency divider, phase locked loop frequency synthesis was carried out on the fundamental frequency, in the end, after the synthesis of frequency through the amplifier, the size of the different frequency stability in a certain range, so not the signals are not as the change of output frequency and less! Digital phase locked loop frequency synthesizer is the open loop system, frequency conversion time is short, the resolution is higher also, structure is relatively simple, the cost is not high, the output frequency of the in stability and precision also has a great advantage. However, due to the graduation of time is tight, I experience some shortage, hope the teacher and the students help and guidance. Key words: Phase-locked loop Frequency synthesis Crystal oscillator Divider Phase locked loop
高速数字混合锁相环频率合成器毕业论文中英文资料对照外文翻译文献综述
中英译文翻译 英文：High Speed Digital Hybrid PLL Frequency Synthesizer 译文：高速数字混合锁相环频率合成器
To get the high-speed, it is necessary to prepare the precise synchronization of the complicated design. In 2001, H. G. Ryu proposed a simplified structure of the DDFS (direct digital frequency synthesizer)-driven PLL for the high switching speed [2]. However, there is a problem that the speed of the whole system is limited by PLL. Y. Fouzar proposed a PLL frequency synthesizer of dual loop configuration using frequency-to-voltage converter (FVC) [3]. It has a fast switching speed by the PD (phase detector), FVC using output signal of VCO and the proposed coarse tuning controller. However, H/W complexity is increased for the high switching speed. Also, it shows the fast switching characteristic only when the FVC works well. Another method is pre-tuning one which is called DH-PLL in this study [4]. It has very high speed switching property, but H/W complexity and power consumption are increased due to digital look-up table (DLT) which is usually implemented by the ROM including the transfer characteristic of VCO(voltage controlled oscillator). For this reason, this paper proposes a timing synchronization circuit for the rapid frequency synthesis and a very simple DLT replacement digital logic block instead of the complex ROM type DLT for high speed switching and low power consumption. Also, the requisite condition is solved in the proposed method. The fast switching operation at every the frequency synthesis process is verified by the computer circuit simulation. II.DH-PLL synthesizer As shown in Fig.1, the open-loop synthesizer is a direct frequency synthesis type that VCO 要得到高运行速度,事先做好复杂设计的精确同步是必要的。 2001年,H.G.Ryu提出了一种简化结构的直接数字频率合成器(DDFS)驱动的高转换速度锁相环【2】。 但是,有一个问题,整个系统的速度是受锁相环限制的。 Y.Fouzar提出了一种使用频率—电压转换器(FVC)具有双重回路结构的锁相环频率合成器【3】。 因为鉴相器(PD)， FVC利用了压控振荡器的输出信号和我们提出的粗调控制器，所以它具有快速切换速度。 但是,因为有高速系统转换速度使得H / W的复杂性增加了。 另外，结果表明只有FVC工作状态良好时系统才有较高切换速度。 另一种方法是做预先调整也就是本项研究中的DH-PLL 【4】。 它具有高速切换的特性，但是因为数字查找表(DLT)的原因，H / W复杂度和功耗明显增大了，因为DLT 经常被ROM执行，DLT中包含压控振荡器(VCO)的传输特性。 介于以上原因, 为得到较高切换速度和低功耗，本文提出了一种新的快速定时同步频率合成电路，用一个非常简单的DLT替代数字逻辑块，而不用复杂的ROM型(DLT)。 同时,在该方法中所需必要条件也解决了，频率合成过程的高切换速度在计算机电路仿真中已经得到验证了。 2.DH-PLL合成器 图1中所示的开环频率合成技术是一种直接频率合成方式，在频率控
第4章 数字频率合成器的设计分析
第4章数字频率合成器的设计 随着通信、雷达、宇航和遥控遥测技术的不断发展，对频率源的频率稳定度、频谱纯度、频率范围和输出频率的个数提出越来越高的要求。为了提高频率稳定度，经常采用晶体振荡器等方法来解决，但它不能满足频率个数多的要求，因此，目前大量采用频率合成技术。 频率合成是通信、测量系统中常用的一种技术,它是将一个或若干个高稳定度和高准确度的参考频率经过各种处理技术生成具有同样稳定度和准确度的大量离散频率的技术。频率合成的方法很多，可分为直接式频率合成器、间接式频率合成器、直接式数字频率合成器( DDS)。直接合成法是通过倍频器、分频器、混频器对频率进行加、减、乘、除运算，得到各种所需频率。该方法频率转换时间快(小于100ns)，但是体积大、功耗大，目前已基本不被采用。 锁相式频率合成器是利用锁相环（PLL）的窄带跟踪特性来得到不同的频率。该方法结构简化、便于集成，且频谱纯度高，目前使用比较广泛。 直接数字频率合成器（Direct Digital Frequency Synthesis简称：DDS）是一种全数字化的频率合成器，由相位累加器、波形ROM，D/A转换器和低通滤波器构成，DDS技术是一种新的频率合成方法，它具有频率分辨率高、频率切换速度快、频率切换时相位连续、输出相位噪声低和可以产生任意波形等优点。但合成信号频率较低、频谱不纯、输出杂散等。 这里将重点研究锁相式频率合成器。本章采用锁相环，进行频率
合成器的设计与制作。 4.1 设计任务与要求 1．设计任务：利用锁相环，进行频率合成器的设计与制作 2．设计指标： （1）要求频率合成器输出的频率范围f0为1kHz～99kHz； （2）频率间隔 f 为1kHz； （3）基准频率采用晶体振荡频率，要求用数字电路设计，频率稳定度应优于10－4； （4）数字显示频率； （5）频率调节采用计数方式。 3.设计要求： （1）要求设计出数字锁相式频率合成器的完整电路。 （2）数字锁相式频率合成器的各部分参数计算和器件选择。 （3）画出锁相式数字频率合成器的原理方框图、电路图 （4）数字锁相式频率合成器的仿真与调试。 4．制作要求： 自行装配和调试，并能发现问题解决问题。测试主要参数：包括晶体振荡器输出频率；1/M分频器输出频率；1/N可编程分频器的测试；锁相环的捕捉带和同步带测试。 5．课程设计报告要求。 写出设计与制作的全过程，附上有关资料和图纸，有心得体会。 6．答辩要求
基于锁相环的频率合成电路设计
基于锁相环的频率合成电路设计 0 引言 锁相环简称PLL，是实现相位自动控制的一门技术，早期是为了解决接收机的同步接收问题而开发的，后来应用在电视机的扫描电路中。由于锁相技术的发展，该技术已逐渐应用到通信、导航、雷达、计算机到家用电器的各个领域。自从20 世纪70年代起，随着集成电路的发展，开始出现集成的锁相环器件、通用和专用集成单片锁相环，使锁相环逐渐变成一个低成本、使用简便的多功能器件。如今，PLL 技术主要应用在调制解调、频率合成、彩电色幅载波提取、雷达、FM立体声解码等各个领域。随着数字技术的发展，还出现了各种数字PLL器件，它们在数字通信中的载波同步、位同步、相干解调等方面起着重要的作用。随着现代电子技术的飞快发展，具有高稳定性和准确度的频率源已经成为科研生产的重要组成部分。高性能的频率源可通过频率合成技术获得。随着大规模集成电路的发展，锁相式频率合成技术占有越来越重要的地位。由一个或几个高稳定度、高准确度的参考频率源通过数字锁相频率合成技术可获得高品质的离散频率源。 1 锁相环及频率合成器的原理 1．1 锁相环原理 PLL是一种反馈控制电路，其特点是：利用外部输入的参考信号控制环路内部振荡信号的频率和相位。因PLL可以实现输出信号频率对输入信号频率的自动跟踪，所以PLL通常用于闭环跟踪电路。PLL在工作的过程中，当输出信号的频率与输入信号的频率相同时，输出电压与输入电压保持固定的相位差值，即输出电压与输入电压的相位被锁住，这就是PLL名称的由来。PLL通常由鉴相器(PD)、环路滤波器(LF)和压控振荡器(VCO)三部分组成，PLL组成的原理框图如图1所示。 PLL中的鉴相器又称为相位比较器，它的作用是检测输入信号和输出信号的相位差，并将检测出的相位差信号转换成uD(t)电压信号输出，该信号经低通滤波器滤波后形成压控振荡器的控制电压uC(t)，对振荡器输出信号的频率实施控制。鉴相器通常由模拟乘法器组成，利用模拟乘法器组成的鉴相器电路如图2所示。
锁相式数字频率合成器设计
信息科学与技术学院 通信原理课程设计 课题名称：数字频带通信系统的建模与设计学生姓名：王太程2011508199 学院：信息科学与技术学院 专业年级：电子信息工程2011级 指导教师：钟福如讲师 完成日期：二○一四年七月十日
目录 第0章引言 (2) 第1章 (4) 1.1 设计任务要求及方案论证 (4) 1.1.1 任务要求 (4) 1.1.2 锁相环频率合成的原理 (4) 1.1.3锁相环频率的合成与应用(调制与解调) (6) 1.1.4锁相环在调制中的应用 (7) 1.1.5 锁相环在解调中的应用 (8) 1.1.6 锁相环在频率合成电路中的应用 (9) 1.2 仿真工具SYSTEMVIEW简介 (9) 1.3 电路的设计与调试 (10) 1.3.1 三环式锁相环频率合成电路 (10) 第2章 (12) 2.1 仿真的结果及分析 (12) 第3章 (14) 参考文献 (15)
第0章引言 锁相环（Phase Lock Loop），简称PLL，是一种利用外部输入的参考信号控制环路内部振荡信号反馈控制电路。他的被控制量是相位，被控对象是压控振荡器。如果锁相环路中压控振荡器的输出信号频率发生变化，则输入到相位比较器的信号相位θv(t)和θR(t)必然会不同，使相位比较器输出一个与相位误差成比例的误差电压Vd(t)，经环路滤波器输出一个缓慢变化的直流电压Vc(t)，来控制压控振荡器输出信号的相位，使输入和输出相位差减小，直到两信号之间的相位差等于常数。此时，压控振荡器的输出信号频率和输入信号频率相等，且环路处于锁定状态。锁相环是构成频率合成器的核心部件。主要由相位比较器(Phase Discriminator)、压控振荡器(Voltage Control Oscillator)、环路滤波器(Loop Filter)组成。 锁相环路是一个能跟踪输入信号相位的闭环自动控制系统。锁相环路系统在各个领域都有很多的用途，发展将势不可挡。锁相环路在宇宙飞行目标的跟踪、遥测和遥控、电视接收机、电动机转速控制、自动跟踪调谐等领域都有更好的发展。 频率合成是电子系统中的关键技术，是决定电子系统性能的主要设备，随着通信、数字电视、卫星定位、航空航天、雷达和电子对抗等技术的发展，频率合成技术提出了越来越高的要求。频率合成技术是将一个或多个高稳定、高精确度的标准频率经过一定变换，产生同样高稳定度和精确度的大量离散频率的技术。 锁相环是一个相位反馈控制系统，在数字锁相环中，由于误差控制信号是离散的数字信号，而不是模拟电压，因而受控的输出电压的改变是离散的而不是连续的；此外，环路组成部件也全用数字电路实现，故而这种锁相环就称之为数字锁相环(Digital Phase Lock Loop)。 传统的锁相环由模拟电路实现，而数字锁相环与传统的模拟电路实现的PLL相比，具有精度高且不受温度和电压影响，环路带宽和中心频率编程可调，易于构建高阶锁相环等优点，并且应用在数字系统中时，不需A/D及D/A转换。随着通讯技术、集成电路技术的飞速发展和系统芯片(SoC)的深入研究，数字锁相环必然会在其中得到更为广泛的