4选1选通器verilog代码

3 实验3

3.1 实验内容

题目：设计一个1位的四选一多路选择器

要求：1.使用二选一多路选择器模块进行搭建

2.出现正确的仿真波形，无需板子上验证。

3.2 实验步骤

1.系统设计

利用3个2选1选通器搭建4选1一位选通器。利用第二题中已编写好的2选

1选通器，在新编写的4选1中实例化三个子模块实现。设计原理图如下：

2.重要源代码及注释

4选1：

module mux4to1(a,b,c,d,s1,s2,out);

input wire a,b,c,d;

input wire s1,s2;

output wire out;

wire out1,out2;

mux2to1 f1(.a(a),.b(b),.sel(s1),.out(out1));

mux2to1 f2(.a(c),.b(d),.sel(s1),.out(out2));

mux2to1 f3(.a(out1),.b(out2),.sel(s2),.out(out));

endmodule

子模块——2选1：

module mux2to1(a,b,sel,out );

input a,b,sel;

output out;

wire out;

assign out=sel?a:b;

endmodule

3.3 结果分析

1．Testbench代码

module test();

reg a,b,c,d,s1,s2;

wire out;

mux4to1 U0(.a(a),.b(b),.c(c),.d(d),.s1(s1),.s2(s2),.out(out));

initial

begin

a=0;b=0;c=0;d=0;s1=0;s2=0;

end

always

fork

#10 a=1; #20 a=0;

#15 b=1; #10 b=0;

#5 c=1; #10 c=0;

#30 d=1; #20 d=0;

#5 s1=0; #10 s1=1;

#10 s2=1; #20 s2=0;

join

endmodule

2．仿真波形图

3．说明

S1S2对应输出：00——d;01——b;10——c;11——a;

0~10ns: s1s2为00,out=d;

10~20ns: s1s2为11,out=a;

20~30ns: s1s2为10,out=c;

后续波形也同样符合逻辑设计。