湖南大学数电课程设计讲课教案

数电课程设计实验报告

课题：竞赛抢答器

学院：电气与信息工程学院

姓名：

班级：电子信息工程1001班

目录

一、课程设计的要求及目的...................................................................................................... - 1 -

二、设计的功能要求.................................................................................................................. - 2 -

三、设计思路框图...................................................................................................................... - 3 -

四、VHDL程序 ......................................................................................................................... - 4 -

1、键盘转按键模块............................................................................................................ - 4 -

2、显示模块........................................................................................................................ - 6 -

3、主模块............................................................................................................................ - 9 -

五、电路连接图........................................................................................................................ - 14 -

六、心得体会............................................................................................................................ - 14 -

一、课程设计的要求及目的

1．了解电子设计的具体流程和方法。

2. 掌握电子设计的基本要求，能够运用所学的知识解决生活中的一些问题。

3. 初步掌握VHDL语言编程，并设计出一个有意义的小型系统。

4. 掌握Altium Designer 6.9软件的应用，并且了解相关硬件的组成和功能。

5. 用EDA（Electronic Design Automation）或者原理图完成一个课题的设计，并达到相应的功能要求。

二、设计的功能要求

在许多比赛活动中，为了准确、公正、直观地判断出第一抢答者，通常设置一台抢答器，通过数显、灯光及音响等各种手段批示出第一抢答者。同时，还可以设置计分、犯规及奖惩记录等各种功能。本设计利用EDA技术，可容纳8组参赛，每组设置一个按钮供参赛者抢答使用。主持人按下开始按键后，10s倒计时开始，当一组抢答器按下后，1602LCD显示抢答的组别。由于抢答器具有第一信号鉴别和锁存功能使其余的组就抢答无效，抢答的组回答问题后由主持人进行加减分，然后主持人按复位键后继续进行抢答。

1、在1602LCD屏幕上显示所需组别及分数；

2、考虑到有选手犯规，在主持人未按下开始键但是已经有组别按下抢答键时会在屏幕显示该组别犯规（FG），并由主持人手动减分；

3、按下开始键后，有10s的时间供选手们抢答，如果30s后仍无人抢答，则蜂鸣器报警，并在屏幕上显示超时（CS）；

4、每个组别设置的初始分数为0分，加分上限为9分；

5、能实现系统手动复位，复位后回到初始状态，并等待主持人按下开始键。

三、设计思路框图

四、VHDL程序

1、键盘转按键模块

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

USE IEEE.STD_LOGIC_UNSIGNED.ALL;

USE IEEE.STD_LOGIC_ARITH.ALL;

entity PADTOKEY is

port (

CPIN,R,VALIDKEY :IN STD_LOGIC;

KEY :IN STD_LOGIC_VECTOR(3 DOWNTO 0);

KEYOUT: OUT STD_LOGIC_VECTOR(15 DOWNTO 0);

CLK_1MHZ,RST: OUT STD_LOGIC

);

end entity ;

architecture JGT of PADTOKEY is

SIGNAL CTCP: INTEGER RANGE 0 TO 5;

SIGNAL CPO :STD_LOGIC:='0';

SIGNAL CTCPO :INTEGER RANGE 0 TO 4999;

TYPE STATES IS (S0,S1,S2);

SIGNAL S: STATES;

begin

PROCESS(CPIN)

BEGIN

IF CPIN='1' AND CPIN 'EVENT THEN

IF CTCP=5 THEN

CPO <= NOT CPO; CTCP<=0;

ELSE

CTCP<=CTCP+1;

END IF;

END IF;

END PROCESS;

PROCESS(CPO,R)

BEGIN

CLK_1MHZ<=CPO;

IF R='1' THEN

RST<='0';S<=S0;CTCPO<=0; KEYOUT<="0000000000000000";

ELSIF CPO='1' AND CPO 'EVENT THEN

IF CTCPO /= 4999 THEN

CTCPO<=CTCPO+1;

ELSE

CTCPO<=0;

CASE S IS

WHEN S0 =>RST<='0';

IF VALIDKEY='1' THEN

S<=S1;

CASE KEY IS

WHEN"0000"=>KEYOUT<="0000000000000001";

WHEN"0001"=>KEYOUT<="0000000000000010";

WHEN"0010"=>KEYOUT<="0000000000000100";

WHEN"0011"=>KEYOUT<="0000000000001000";

WHEN"0100"=>KEYOUT<="0000000000010000";

WHEN"0101"=>KEYOUT<="0000000000100000";

WHEN"0110"=>KEYOUT<="0000000001000000";

WHEN"0111"=>KEYOUT<="0000000010000000";

WHEN"1000"=>KEYOUT<="0000000100000000";

WHEN"1001"=>KEYOUT<="0000001000000000";

WHEN"1010"=>KEYOUT<="0000010000000000";

WHEN"1011"=>KEYOUT<="0000100000000000";

WHEN"1100"=>KEYOUT<="0001000000000000";

WHEN"1101"=>KEYOUT<="0010000000000000";

WHEN"1110"=>KEYOUT<="0100000000000000";

WHEN"1111"=>KEYOUT<="1000000000000000";

WHEN OTHERS=>NULL;

END CASE;

ELSE

S<=S0;KEYOUT<="0000000000000000";

END IF;

WHEN S1=>RST<='1';S<=S2;

WHEN S2=>RST<='0';S<=S0;

WHEN OTHERS=> NULL;

END CASE;

END IF;

END IF;

END PROCESS;

end architecture JGT;

此模块使用状态机将键盘的16个按键转换为16个按键信号。2、显示模块

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

USE IEEE.STD_LOGIC_UNSIGNED.ALL;

entity QDQLCD is

port (CPIN,R,BUSY :IN STD_LOGIC;

FS1,FS2,FS3,FS4,FS5,FS6,FS7,FS8,TM :IN STD_LOGIC_VECTOR(7 DOWNTO 0);

ZB : IN STD_LOGIC_VECTOR(3 DOWNTO 0);

TESHU : IN STD_LOGIC_VECTOR(1 DOWNTO 0);

CLK,RST,STROBE,OUTLINE : OUT STD_LOGIC;

DATA : OUT STD_LOGIC_VECTOR(7 DOWNTO 0);

ADDR : OUT STD_LOGIC_VECTOR(3 DOWNTO 0)

);

end entity ;

architecture JGT of QDQLCD is

TYPE STATES IS (S0,S1,S2,S3,S4);

SIGNAL S: STATES;

SIGNAL LCDPT : INTEGER RANGE 0 TO 27;

SIGNAL CPCT : INTEGER RANGE 0 TO 65535;

SIGNAL CP: STD_LOGIC;

--SIGNAL ASCEW,ASCSN : STD_LOGIC_VECTOR(7 DOWNTO 0);

begin

PROCESS(CPIN,R)

BEGIN

CLK<=CPIN;

IF R='1' THEN

CPCT<=65535;

ELSIF CPIN='1' AND CPIN 'EVENT THEN