三位十进制计数器
长沙学院
数电课程设计说明书
题目三位十进制计数器
系(部) 电子与通信工程系
专业(班级) 光电信息工程专业一班姓名***
学号**********
指导教师***
起止日期06.11-06.15
010级光电信息工程专业课程设计任务书（课题）
系（部）：电子与通信工程系专业：光电信息工程
长沙学院课程设计鉴定表
目录
一．课程设计的目的 (6)
二．课程设计课题 (6)
三．课程设计内容 (7)
四、设计步骤： (7)
五．设计要点： (7)
六．设计原理： (8)
1.部分器件介绍： (8)
2.+5V直流电源工作原理： (13)
3.三位十进制计数器工作原理： (13)
七：电路仿真 (14)
1.M ULTISIM仿真图 (14)
2.P ROTEL原理图： (16)
3.PCB板： (18)
八：心得体会 (19)
九：参考文献 (19)
三位十进制计数器的设计
摘要
本次课程设计的课题是三位十进制计数器，就设计所选用的器材而言，主要用到了3个74LS192，3个CD4511，3个七段数码管，1个555芯片以及一些电阻和电容。74LS192是双时钟方式的十进制可逆计数器，这使得设计本身简单了许多。设计中采用555芯片制成一脉冲发生器，为电路提供连续脉冲。CD4511是7段数码管译码器，将74LS192的输出信号译码成数码管可识别的信号。然后Multisim仿真软件测试和分析电路性能，并用protel软件绘制原理图，设计pcb板，本次设计的计数器是三位十进制加计数器，由上升沿触发，通过CO输出与其他的芯片级联。达到进位输出！另外，本设计要求自己设计一个直流+5v电源，故用到了LM7805，以及变压器和整流桥堆！
关键词：
三位十进制计数器，74LS192芯片，555芯片，脉冲发生器，加计数器，上升沿触发，+5v直流电源，Multisim仿真，Protel原理图，PCB板。
一．课程设计的目的
1.激发学生的学习热情，最大限度的发挥学生的潜能。
2.对所学过的知识进行强化加深，了解设计一般数电产品的基本程序，方法及过程。
3.掌握相关元器件的应用。
4.培养学生自主创新能力，独立自主能力，以及和同学之间的学术交流能力！二．课程设计课题
三位十进制计数器
三．课程设计内容
1.设计一个能计0—999的三位十进制计数器。
2.要求用数码管显示。
基本部分：设计制作一个能显示三位的十进制计数器，熟悉计数器的基本原理，电路的连线要求采用直线连接和总线连接两种方式，补充完成LED显示条对应的真值表，并完成直流电源5V的设计。
3.发挥部分：举例说明所设计的三位十进制计数器适用于什么场合，设计增加一位（显示4位）的计数器.或者增加清O功能和校准功能。
4.内容要求：目录、摘要、关键词、设计方案、性能测试与分析、Multisim 仿真、Protel绘制原理图、PCB版图、心得体会（设计方案、参数计算、相关软件的使用、电路仿真遇到的问题及解决
办法）；参考文献：主要参考资料、书籍、相关网站等；
四、设计步骤：
1、理论设计：网络、图书馆查找资料软件应用：学习MultiSim软件的操作并完成系统原理图的绘制并要求仿真通过；
2、在MultiSim环境下，检测各课题的电路参数、波形；以备完成课程设计说明书；
3、学习Protel软件的操作并完成SCH原理图的绘制以及PCB版图设计（选做）；
五．设计要点：
1.对设计器件的了解及选取，
2.连续脉冲信号源的设计
3.+5v直流电源设计
4.计数器原理的了解
六．设计原理：
1.部分器件介绍：
74LS192
74LS192同步可逆递增/递减BCD 计数器6NJ838电子-技术资料-电子元件-电路图-技术应用网站-基本知识-原理-维修-作用-参数-电子元器件符号-各种图纸74LS193同步可逆递增/递减四位二进制计数器6NJ838电子-技术资料-电子元件-电路图-技术应用网站-基本知识-原理-维修-作用-参数-电子元器件符号-各种图纸
特点：电路可进行反馈，而很容易的被级联。即把借位输出端和进位输出端分别反馈到后级计数器的减计数输入端和加计数输入端上即可。6NJ838电子-技术资料-电子元件-电路图-技术应用网站-基本知识-原理-维修-作用-参数-电子元器件符号-各种图纸
·芯片内部有级联电路6NJ838电子-技术资料-电子元件-电路图-技术应用网站-基本知识-原理-维修-作用-参数-电子元器件符号-各种图纸
·同步操作6NJ838电子-技术资料-电子元件-电路图-技术应用网站-基本知识-原理-维修-作用-参数-电子元器件符号-各种图纸
·每触发器有单独的预置端6NJ838电子-技术资料-电子元件-电路图-技术应用网站-基本知识-原理-维修-作用-参数-电子元器件符号-各种图纸
·完全独立的清零输入端6NJ838电子-技术资料-电子元件-电路图-技术应用网站-基本知识-原理-维修-作用-参数-电子元器件符号-各种图纸
真值表（表（1））：6NJ838电子-技术资料-电子元件-电路图-技术应用网站-基本知识-原理-维修-作用-参数-电子元器件符号-各种图纸
图（1）
MR PL CPU CPD MODE工作模式
H X X X Reset (Asyn.)清除
L L X X Preset (Asyn.)预置
L H H H No Change保持
L H ↑H Count Up加计数
图（2）
L H H ↑Count DowN 减计数
6NJ838电子-技术资料-电子元件-电路图-技术应用网站-基本知识-原理-维修-作用-参数-电子元器件符号-各种图纸
6NJ838电子-技术资料-电子元件-电路图-技术应用网站-基本知识-原理-维修-作用-参数-电子元器件符号-各种图纸
H=高电平L=低电平X=不定（高或低电平）↑=由“低”→“高”电平的跃变
6NJ838电子-技术资料-电子元件-电路图-技术应用网站-基本知识-原理-维修-作用-参数
-电子元器件符号-各种图纸
引脚功能表：6NJ838电子-技术资料-电子元件-电路图-技术应用网站-基本知识-原
理-维修-作用-参数-电子元器件符号-各种图纸
CPU 计数芯片时钟脉冲输入
CPD 倒计时时钟脉冲输入
MR 异步主复位（清除）输入
PL 异步并行负载（低电平）输入
Pn 并行数据输入838电子
Qn 触发器输出（附注b ）
TCD 终端倒计时（借）输出（注b ）
TCU 终端数最多输出
表（1）
CD4511
C D4511是一个用于驱动共阴极LE
D （数码管）显示器的BCD 码—七段码译码器，特点：具有BCD转换、消隐和锁存控制、七段译码及驱动功能的CMOS电路能提供较大的拉电流。可直接驱动LED显示器。
CD4511 是一片CMOS BCD—锁存/7 段译码/驱动器，引脚排列如图 2 所示。其中a b c d 为BCD 码输入，a为最低位。LT为灯测试端，加高电平时，
显示器正常显示，加低电平时，显示器一直显示数
码“8”，各笔段都被点亮，以检查显示器是否有故
障。BI为消隐功能端，低电平时使所有笔段均消
隐，正常显示时，B1端应加高电平。另外CD4511
有拒绝伪码的特点，当输入数据越过十进制数
9(1001)时，显示字形也自行消隐。LE是锁存控制
端，高电平时锁存，低电平时传输数据。a～g是7 段输出，可驱动共阴LED数码管。另外，CD4511显示数“6”时，a段消隐；显示数“9”时，d 段消隐，所以显示6、9 这两个数时，字形不太美观图3是CD4511和CD4518配合而成一位计数显示电路，若要多位计数，只需将计数器级联，每级输出接一只CD4511 和LED 数码管即可。所谓共阴LED 数码管是指7 段LED 的阴极是连在一起的，在应用中应接地。限流电阻要根据电源电压来选取，电源电压5V时可使用300Ω的限流电阻。如图（3）,。
图（3）
555
概述是美国Signetics公司1972年研制的用于取代机械式定时器的中规模集成电路，因输入端设计有三个5kΩ的电阻而得名。此电路后来竟风靡世界。目前，流行的产品主要有4个：BJT两个：555，556（含有两个555）；CMOS两个：7555，7556（含有两个7555）。
555定时器可以说是模拟电路与数字电路结合的典范。
两个比较器 C1和 C2各有一个输入端连接到三个电阻R组成的分压器上，比较器的输出接到RS触发器上。此外还有输出级和放电管。输出级的驱动电流可达200mA。比较器C1和C2的参考电压分别为UA和UB，根据C1和C2的另一个输入端——触发输入和阈值输入，可判断出RS触发器的输出状态。当复位端为低电平时，RS触发器被强制复位。若无需复位操作，复位端应接高电平。 555 定时器是一种模拟和数字功能相结合的中规模集成器件。一般用双极性工艺制作的称为 555，用 CMOS 工艺制作的称为 7555，除单定时器外，还有对应的双定时器 556/7556。555 定时器的电源电压范围宽，可在 4.5V~16V 工作，7555 可在 3~18V 工作，输出驱动电流约为 200mA，因而其输出可与 TTL、CMOS 或者模拟电路电平兼容。 555 定时器成本低，性能可靠，只需要外接几个电阻、电容，就可以实现多谐振荡器、单稳态触发器及施密特触发器等脉冲产生与变换电路。它也常作为定时器广泛应用于仪器仪表、家用电器、电子测量及自动控制等方面。555 定时器的内部电路框图和外引脚排列图分别如图 2.9.1 和图 2.9.2 所示。它内部包括两个电压比较器，三个等值串联电阻，一个 RS 触发器，一个放电管T 及功率输出级。它提供两个基准电压VCC /3 和 2VCC /3 555 定时器的功能主要由两个比较器决定。两个比较器的输出电压控制 RS 触发器和放电管的状态。在电源与地之间加上电压，当 5 脚悬空时，则电压比较器 A1 的反相输入端的电压为 2VCC /3，A2 的同相输入端的电压为VCC /3。若触发输入端 TR 的电压小于VCC /3，则比较器 A2 的输出为 1，可使 RS 触发器置 1，使输出端 OUT=1。如果阈值输入端 TH 的电压大于2VCC/3，同时 TR 端的电压大于VCC /3，则 A1 的输出为 1，A2 的输出为 0，可将 RS 触发器置 0，使输出为 0 电平。
555的内部结构可等效成23个晶体三极管.17个电阻.两个二极管.组成了比较器.RS触发器.等多组单元电路.特别是由三只精度较高5k电阻构成了一个电阻分压器.
为上.下比较器提供基准电压.所以称之为555.
555属于cmos工艺制造.
555引脚图介绍如下（如图（4））
1地 GND，2触发 3输出，4复位，5控制电压，6门限(阈值），
7放电，8电源电压Vcc
图（4）
LM7805
用lm78/lm79系列三端稳压IC来组成稳压电源所需的外围元件极少，电路内部还有过流、过热及调整管的保护电路，使用起来可靠、方便，而且价格便宜。该系列集成稳压IC型号中的lm78或lm79后面的数字代表该三端集成稳压电路的输出电压，如lm7806表示输出电压为正6V，lm7909表示输出电压为负9V。
因为三端固定集成稳压电路的使用方便，电子制作中经常采用。
在实际应用中，应在三端集成稳压电路上安装足够大的散热器（当然小功率的条件下不用）。当稳压管温度过高时，稳压性能将变差，甚至损坏。
当制作中需要一个能输出 1.5A以上电流的稳压电源，通常采用几块三端稳压电路并联起来，使其最大输出电流为N个 1.5A，但应用时需注意：并联使用的集成稳压电路应采用同一厂家、同一批号的产品，以保证参数的一致。另外在输出电流上留有一定的余量，以避免个别集成稳压电路失效时导致其他电路的连锁烧毁。
在lm78 ** 、lm79 ** 系列三端稳压器中最常应用的是TO-220 和TO-202 两种封装。这两种封装的图形以及引脚序号、引脚功能如附图所示。
图中的引脚号标注方法是按照引脚电位从高到底的顺序标注的。这样标注便于记忆。引脚①为最高电位，③脚为最低电位，②脚居中。从图中可以看出，不论正压还是负压，②脚均为输出端。对于lm78**正压系列，输入是最高电位，自然是①脚，地端为最低电位，即③脚，如附图所示。对与lm79**负压系列，输入为最低电位，自然是③脚，而地端为最高电位，即①脚，如附图所示。
2011年11月28日更正：7805引脚正确的顺序：1脚接输入，2脚接地，3脚接输出
2.+5V直流电源工作原理：
一、直流稳压电源的工作原理
直流稳压电源是一种将220V工频交流电转换成稳压输出的直流电压的装置，它需要经过变压、整流、滤波、稳压四个环节才能完成。图（7）
图（5）
四个环节的工作原理如下：
(1)电源变压器：是降压变压器，它将电网220V交流电压变换成符合需要的交流电压，并送给整流电路，变压器的变比由变压器的副边电压确定。
(2)整流滤波电路：整流电路将交流电压Ui变换成脉动的直流电压。再经滤波电路滤除较大的纹波成分，输出纹波较小的直流电压U1。常用的整流滤波电路有全波整流滤波、桥式整流滤波等。
(3)滤波电路：可以将整流电路输出电压中的交流成分大部分加以滤除，从而得到比较平滑的直流电压各滤波电容C满足RL-C＝（3~5）T/2，或中T为输入交流信号周期，RL为整流滤波电路的等效负载电阻。
(4)稳压电路：稳压电路的功能是使输出的直流电压稳定，不随交流电网电压和负载的变化而变化。常用的集成稳压器有固定式三端稳压器与可调式三端稳压器。常用可调式正压集成稳压器有CW317（LM317）系列，它们的输出电压从1.25V－37伏可调，最简的电路外接元件只需一个固定电阻和一只电位器。其芯片内有过渡、过热和安全工作区保护，最大输出电流为1.5A。其典型电路如下图，其中电阻R1与电位器R2组成输出电压调节器，输出电压Uo的表达式为：Uo＝1.25（1＋R2/R1）式中R1一般取120－240欧姆，输出端与调整端的压差为稳压器的基准电压
3.三位十进制计数器工作原理：
计数是一种最简单基本的运算，计数器就是实现这种运算的逻辑电路，计数器在数字系统中主要是对脉冲的个数进行计数，以实现测量、计数和控制的功能，同时兼有分频功能，计数器是由基本的计数单元和一些控制门所组成，计数单元则由一系列具有存储信息功能的各类触发器构成，这些触发器有RS触发器、T 触发器、D触发器及JK触发器等。计数器在数字系统中应用广泛，如在电子计算机的控制器中对指令地址进行计数，以便顺序取出下一条指令，在运算器中作乘法、除法运算时记下加法、减法次数，又如在数字仪器中对脉冲的计数等等。计数器可以用来显示产品的工作状态，一般来说主要是用来表示产品已经完成了
多少份的折页配页工作。它主要的指标在于计数器的位数，常见的有3位和4位的。很显然，3位数的计数器最大可以显示到999，4位数的最大可以显示到9999。通过前面对74LS192的介绍，我们已经知道74LS192本身就是一个十进制的计数器，而这次设计的三位十进制的计数器级联是通过进位端与另一74LS192是上升沿触发端（CPu）相连实现的,计数原理与数学中的数数没多大区别，各位从0到9，则进一位到10位，10位从0到9，则进一位到100位，当计数到999时，计数器重新归零。于是就实现了0到999的计数。
七：电路仿真
1.Multisim仿真图
（1）三位十进制计数器仿真图：
图（6）（2）.四位十进制计数器仿真图：
图（7）
（3）.+5V直流电源：
图（8）
（4）.数码管LED灯显示真值表：
表（2）
2.Protel原理图：
（1）.三位十进制计数器原理图：
图（9）（2）.+5V直流电源原理图：
图（10）
3.PCB板：
（1）.三位十进制计数器PCB板：
图（11）
八：心得体会九：参考文献
汇编语言实现十进制加减计算器
课程设计 题目十进制数加减计算器学院计算机科学与技术 专业计算机科学与技术 班级计算机0808班 姓名何爽 指导教师袁小玲 2010 年12 月31 日
课程设计任务书 学生姓名：何爽专业班级：计算机0808班 指导教师：袁小玲工作单位：计算机科学与技术学院 题目: 十进制数加减计算器的设计 初始条件： 理论：学完“汇编语言程序设计”、“课程计算机概论”、“高级语言程序设计”和“数字逻辑”。 实践：计算机学院科学系实验中心提供计算机和软件平台。如果自己有计算机可以在其上进行设计。 要求完成的主要任务:（包括课程设计工作量及其技术要求，以及说明书撰写等具体要求） （1）十进制数加减计算器的设计。 （2）程序应有操作提示、输入和输出，界面追求友好，最好是菜单式的界面。 （3）设计若干用例（测试数据），上机测试程序并分析（评价）所设计的程序。 （4）设计报告格式按附件要求书写。课程设计报告书正文的内容应包括： 在正文第一行写课程设计题目； 1.需求说明（要求、功能简述）或问题描述； 2.设计说明（简要的分析与概要设计）； 3.详细的算法描述； 4.源程序与执行结果（含测试方法和测试结果）； 5.使用说明； 6.总结，包括设计心得（设计的特点、不足、收获与体会）和展望（该 程序进一步改进扩展的设想）。 时间安排： 设计时间一周：周1：查阅相关资料。 周2：系统分析,设计。 周3~4：编程并上机调试。 周5：撰写课程设计报告。 设计验收安排：20周星期五8:00起到计算机学院科学系实验中心进行上机验收。 设计报告书收取时间：20周的星期五下午5:00之前。 指导教师签名： 2010年12月31日 系主任（或责任教师）签名： 2010年12月31日
四位二进制同步加法计数器(缺0011 0100 0101 0110)
成绩评定表
课程设计任务书
摘要 本次课设题目为四位二进制加法计数器（缺0011 0100 0101 0110）。 首先在QuartusII8.1中建立名为count16的工程，用四位二进制加法计数器的VHDL语言实现了四位二进制加法计数器的仿真波形图，同时进行相关操作，锁定了所需管脚，将其下载到实验箱。 然后，在Multisim软件中，通过选用四个时钟脉冲下降沿触发的JK触发器和同步电路，画出其时序图，卡诺图，建立相关方程，做出相关计算，完成四位二进制加法计数器（缺0011 0100 0101 0110）的驱动方程。在Multisim软件里画出了四位二进制加法计数器的逻辑电路图。经过运行，分析由红绿灯的亮灭顺序及状态，和逻辑分析仪里出现波形图。说明四位二进制加法计数器顺利完成。 关键词：计数器；VHDL语言；仿真；触发器。
目录 一、课程设计目的 (1) 二、设计框图 (1) 三、实现过程 (2) 1、QUARTUS II实现过程 (2) 1.1建立工程 (2) 1.2编译程序 (7) 1.3波形仿真 (10) 1.4 仿真结果分析 (14) 1.5引脚锁定与下载 (14) 2、MULTISIM实现过程 (16) 2.1求驱动方程 (16) 2.2画逻辑电路图 (19) 2.3逻辑分析仪的仿真 (20) 2.4结果分析 (21) 2.5自启动判断 (22) 四、总结 (23) 五、参考书目 (24)
一、课程设计目的 1 了解同步加法计数器工作原理和逻辑功能。 2 掌握计数器电路的分析、设计方法及应用。 3 学会正确使用JK 触发器。 二、设计框图 状态转换图是描述时序电路的一种方法，具有形象直观的特点，即其把所用触发器的状态转换关系及转换条件用几何图形表示出来，十分清新，便于查看。 在本课程设计中，四位二进制同步加法计数器用四个CP 下降沿触发的JK 触发器实现，其中有相应的跳变，即跳过了0011 0100 0101 0110四个状态，这在状态转换图中可以清晰地显示出来。具体结构示意框图和状态转换图如下： 1010 101111001101111011110 /1 /1000 101101110010000100000/0/0/0/0/0/0/0/0/0/????←????←????←????←????←↓↑???→????→????→????→????→? B:状态转换图
同步二进制加法计数器
同步二进制加法计数器 F0302011 5030209303 刘冉 计数器是用来累计时钟脉冲（CP脉冲）个数的时序逻辑部件。它是数字系统中用途最广泛的基本部件之一，几乎在各种数字系统中都有计数器。它不仅可以计数，还可以对CP 脉冲分频，以及构成时间分配器或时序发生器，对数字系统进行定时、程序控制操作。此外，还能用它执行数字运算。 1、计数器的特点： 在数字电路中，把记忆输入CP脉冲个数的操作叫做计数，能实现计数状态的电子电路称为计数器。特点为（1）该电路一般为Moore型电路，输入端只有CP信号。 （2）从电路组成看，其主要组成单元是时钟触发器。 2、计数器分类 1) 按CP脉冲输入方式，计数器分为同步计数器和异步计数器两种。 同步计数器：计数脉冲引到所有触发器的时钟脉冲输入端，使应翻转的触发器在外接的CP脉冲作用下同时翻转。 异步计数器：计数脉冲并不引到所有触发器的时钟脉冲输入端，有的触发器的时钟脉冲输入端是其它触发器的输出，因此，触发器不是同时动作。 2) 按计数增减趋势，计数器分为加法计数器、减法计数器和可逆计数器三种。 加法计数器：计数器在CP脉冲作用下进行累加计数（每来一个CP脉冲，计数器加1）。 3) 按数制分为二进制计数器和非二进制计数器两类。 二进制计数器：按二进制规律计数。最常用的有四位二进制计数器，计数范围从0000到1111。 异步加法的缺点是运算速度慢，但是其电路比较简单，因此对运算速度要求不高的设备中，仍不失为一种可取的全加器。同步加法优点是速度快，虽然只比异步加法快千分之一甚至几千分之一秒，但对于计数器来讲，却是十分重要的。所以在这个高科技现代社会中，同步二进制计数器应用十分广泛。 下图为三位二进制加法计数器的电路图。 图1 三位二进制计数器 图示电路为对时钟信号计数的三位二进制加法计数器或称为八进制加法计数器。 该电路的经典分析过程: 1.根据电路写出输出方程、驱动方程和状态方程 2. 求出状态图 3.检查电路能否自启动 4.文字叙述逻辑功能 解：
2位十进制高精度数字频率计设计
广州大学学生实验报告 实验室：电子信息楼 317EDA 2017 年 10 月 2 日 学院机电学院年级、专 业、班 电信 151 姓名苏伟强学号1507400051 实验课 程名称 可编程逻辑器件及硬件描述语言实验成绩 实验项 目名称 实验4 2位十进制高精度数字频率计设计指导老师 秦剑 一实验目的 1 熟悉原理图输入法中74系列等宏功能元件的使用方法，掌握更复杂的原理图层次化设计技术和数字系统设计方法。 2 完成2位十进制频率计的设计，学会利用实验系统上的FPGA/CPLD验证较复杂设计项目的方法。 二实验原理 1 若某一信号在T秒时间里重复变化了N 次，则根据频率的定义可知该信号的频率fs 为：fs=N/T 通常测量时间T取1秒或它的十进制时间。 三实验设备 1 FPGA 实验箱，quarteus软件 四实验内容和结果 1 2位十进制计数器设计 1.1 设计原理图：新建quarteus工程，新建block diagram/schematic File文件，绘制原理图，命名为conter8,如图1，保存，编译，注意：ql[3..0]输出的低4位（十进制的个位）， qh[3..0]输出的高4位（十进制的十位） 图片11.2 系统仿真：如图2建立波形图进行波形仿真，如图可以看到完全符合设计要求，当clk输入时钟信号时，clr有清零功能，当enb高电平时允许计数，低电平禁止计数，当低4位计数到9时向高4位进1 图2 1.3 生成元件符号：File->create/updata->create symbol file for current file,保存，命名为conter8,如图3为元件符号（block symbol file 文件）： 图3 2 频率计主结构电路设计 2.1 绘制原理图：关闭原理的工程，新建工程，命名为ft_top,新建原理图文件，在project navigator的file 选项卡，右键file->add file to the project->libraries->project library name添加之前conters8工程的目录在该目录下，这样做的目的是因为我们会用到里面的conters8进行原理图绘制，绘制原理图，如图4，为了显示更多的过程信息，我们将74374的输出也作为output,重新绘制了原理图，图5 图4
十进制加法计数器EDA大作业
百度文库- 让每个人平等地提升自我EDA技术实践报告 十进制加法计数器 姓名：王浩 学号： 9 专业：电气自动化 班级： 12级自动化二班日期：
目录 第1章前言 (1) 摘要 (1) 第2章设计说明 (2) 设计思路 (2) 模块介绍 (2) 真值表 (3) 第3章原理图 (5) 第4章波形仿真图 (10) 第5章管脚锁定及连线 (11) 第6章总结 (13)
第一章前言 本次课程设计介绍了一种基于数字电子技术的十进制加法器实现了如下功能： 1.用四个数码管显示加数与被加数和结果 2.设置加数和被加数。当加数和被加数超过9时显示“E”，计算结果显示为“EE” 3.分别用四个拨码开关控制加数与被加数 4.当加数、被加数超过9时，蜂鸣器报警5秒 EDA技术，就是以大规模可编程逻辑器件为设计载体，以硬件描述语言为系统逻辑描述的主要方式，以计算机、大规模可编程逻辑器件的开发软件及实验开发系统为实验工具，通过有关的开发软件，自动完成用软件的方式设计的电子系统到硬件系统的逻辑编译、逻辑化建、逻辑分割、逻辑综合及优化、逻辑布局布线、逻辑仿真，直至完成对于特定目标芯片的适配编译、逻辑映射、编程下载等工作，最终形成集成电子系统或专用集成芯片的一门新技术。 利用EDA技术进行电子系统的设计，具有以下几个特点：1.用软件的方式设计硬件；2.用软件方式设计的系统到硬件系统的转换是由有关的开发软件自当完成的；3.设计过程中可用有关软件进行仿真；4.系统可现场编程，在线升级；5.整个系统可集成在一个芯片上，体积小，功能低，可靠性高。因此，EDA技术是现代电子设计的发展趋势。 摘要 此次设计是十进制加法器，用74238进行加法部分，根据BCD码加法运算规则，当俩数相加的结果小于或等于9时，相加结果与二进制数相加结果一致，当相加结果大于9时，相当于按二进制数相加所得的结果再加6. 当加数或被加数超过九时，数码管显示E，结果显示EE。蜂鸣器报警5秒钟。 关键字：十进制加法器，数码管显示，蜂鸣器报警
基于FPGA的8位十进制数字频率计设计
宝鸡文理学院学报(自然科学版),第33卷,第1期,第-页,2013年3月 J o u r n a l o f B a o j iU n i v e r s i t y o fA r t s a n dS c i e n c e s (N a t u r a l S c i e n c e ),V o l .33,N o .1,p p .-,M a r .2013D O I :C N K I :61-1290/N. h t t p ://w w w.c n k i .n e t /k c m s /d e t a i l /61.1290.N.基于F P G A 的8位十进制数字频率计设计 *1 韩芝侠 (宝鸡文理学院电子电气工程系,陕西宝鸡721016 )摘 要:目的 研究复杂数字电路在E D A 开发系统上的实现方法。方法 在介绍E D A 特征及设 计方法基础上,针对具体的C P L D /F P G A 开发系统,在Q u a r t u s 环境下设计了一款8位十进制数字频 率计。结果 下载/配置到实验板的目标器件上,经实际电路测试验证,达到了预期的设计要求。结论 与传统设计方法相比, 该方案具有外围电路简单,程序修改灵活和调试容易等特点;设计的数字频率计测量范围大,精度高,读数直观清晰,可用于频率测量、机械转速测量等领域。 关键词:E D A ;C P L D /F P G A ;Q u a r t u s ;数字频率计;复杂数字系统;仿真中图分类号:T P 391.9 文献标志码:A 文章编号:1007-1261(2013)01-0000-04D e s i g no f 8-b i t d e c i m a l s y s t e md i g i t a l f r e q u e n c y m e t e rb a s e do nF P G A HA NZ h i -x i a (D e p t .E l e c t r o n i c s&E l e c t .E n g n .,B a o j iU n i v .A r t s&S c i .,B a o j i 721016,S h a a n x i ,C h i n a )A b s t r a c t :A i m T os t u d i e dt h em e t h o dt or e a l i z ead i g i t a l c i r c u i t i nE D A d e v e l o p m e n t s y s t e m.M e t h o d s B a s e do ni n t r o d u c i n g t h ec h a r a c t e r i s t i c sa n dd e s i g n m e t h o d so fE D A ,t oa i m a ts p e c i f i c C P L D /F P G Ad e v e l o p m e n t s y s t e m ,A8-b i t d e c i m a l s y s t e md i g i t a l f r e q u e n c y m e t e r i s d e s i g n e d i nQ u -a r t u s e n v i r o n m e n t .R e s u l t s I t i sd o w n l o a d /c o n f i g u r a t i o nt o t h e t a r g e td e v i c eo f e x p e r i m e n t a l p l a t e ,a f t e r a c t u a l c i r c u i t t e s t i n g a n dv e r i f y i n g ,t h ee x p e c t e dd e s i g nr e q u i r e m e n t i sa c h i e v e d .C o n c l u s i o n C o m p a r i n g w i t h t r a d i t i o n a l d e s i g nm e t h o d ,t h i s d e s i g nh a s c h a r a c t e r i s t i c s o f s i m p l e p e r i p h e r a l c i r c u i t ,f l e x i b l e p r o g r a m m o d i f i c a t i o nw a y a n d e a s y d e b u g m o d e ;T h i s f r e q u e n c y m e t e r a l s oh a s c h a r a c t e r i s t i c s o fw i d em e a s u r e m e n t r a n g e ,h i g ha c c u r a c y ,c l e a r a n d i n t u i t i v e r e a d i n g ,a n d c a nb e u s e d f o r f r e q u e n c y m e a s u r e m e n t ,m e c h a n i c a l s p e e dm e a s u r e m e n t ,e t c .K e y w o r d s :E D A ;C P L D /F P G A ;Q u a r t u s ;d i g i t a l f r e q u e n c y m e t e r ;c o m p l e xd i g i t a l c i r c u i t ;s i m -u l a t i o n 1 E D A 技术应用 随着计算机技术和集成电路技术的快速发展,电子技术设计面临着复杂度不断提高而设计周期不断缩短的矛盾。为了解决这个问题,就必须采用新的设计方法和使用高层次的设计工具,于是E D A 技术应运而生。E D A 遵循从上到下的设计原则。首先从系统设计入手,在顶层进行功 能划分和结构设计,顶层电路中的每个次层模块均可完成一个较为独立的功能,次模块在调试成 功后可生成一个默认符号,供上一层模块调用。而高密度可编程逻辑器件F P G A 是E D A 设计所必须的一种编程下载技术,具有易失性,每次重新加电,都要重新装入配置数据,突出优点是可反复编程,系统上电时,给F P G A 加载不同的配置数 *收稿日期:2012-09-19,修回日期:2012-10-02 基金项目:宝鸡文理学院科研项目(J G 0831 )作者简介:韩芝侠(1970-),女,陕西扶风人,副教授,硕士,研究方向:检测技术及自动化装置.E m a i l :h a n _z h i _x i a 999@163.c o m 网络出版时间：2012-10-11 17:25 网络出版地址：https://www.360docs.net/doc/c312781487.html,/kcms/detail/61.1290.N.20121011.1725.001.html
八位十进制数字频率计
EDA课程设计报告书 题目：8位十进制数字频率计的设计姓名： 学号： 所属学院： 专业年级： 指导教师： 完成时间：
8位十进制数字频率计的设计 一、设计介绍 数字频率计是采用数字电路制做成的能实现对周期性变化信号频率测量的仪器。频率计主要用于测量正弦波、矩形波、三角波和尖脉冲等周期信号的频率值。其扩展功能可以测量信号的周期和脉冲宽度。通常说的，数字频率计是指电子计数式频率计。频率计主要由四个部分构成:输入电路、时基(T)电路、计数显示电路以及控制电路。在电子技术领域，频率是一个最基本的参数。数字频率计作为一种最基本的测量仪器以其测量精度高、速度快、操作简便、数字显示等特点被广泛应用。许多物理量，例如温度、压力、流量、液位、PH值、振动、位移、速度等通过传感器转换成信号频率，可用数字频率计来测量。尤其是将数字频率计与微处理器相结合，可实现测量仪器的多功能化、程控化和智能化.随着现代科技的发展，基于数字式频率计组成的各种测量仪器、控制设备、实时监测系统已应用到国际民生的各个方面。 二、设计目的 （1）熟悉Quatus 11软件的基本使用方法。 （2）熟悉EDA实验开发系统的使用方法。 （3）学习时序电路的设计、仿真和硬件设计，进一步熟悉VHDL设计技术。 三、数字频率计的基本原理 数字频率计的基本原理是用一个频率稳定度高的频率源作为基准时钟，通常情况下计算每秒待测信号的脉冲个数,此时我们称闸门时间为1秒。闸门时间也可以大于或小于一秒。闸门时间越长，得到的频率值就越准确，但闸门时间越长则每测一次频率的间隔就越长。闸门时间越短，测的频率值刷新就越快,但测得的频率精度就受影响。数字频率计的主要功能是测量周期信号的频率。频率是单位时间（1S）信号发生周期变化的次数。如果我们能在给定的1S时间对信号波形计数，并将计数结果显示出来，就能读取被测信号的频率。数字频率计首先必须获得相对稳定与准确的时间，同时将被测信号转换成幅度与波形均能被数字电路识别的脉冲信号，然后通过计数器计算这一段时间间隔的脉冲个数，将其换算后显示出来。这就是数字频率计的基本原理。频率计测量频率需要设计整形电路使被测周期性信号整形成脉冲，然后设计计数器对整形后的脉冲在单位时间重复变化的次数进行计数，计数器计出的数字经锁存器锁存后送往译码驱动显示电路用数码管将数字显示出来，需要设计控制电路产生允许产生的门匣信号，计数器的清零信号和锁存器的锁存信号使电路正常工作，再设计一个量程自动转换使测量围更广。 四系统总体框架
verilog HDL十进制加减法计数器报告
十进制加减法计数器 1.实验要求 （1）在Modelsim环境中编写十进制加减法计数器程序； （2）编译无误后编写配套的测试程序； （3）仿真后添加信号，观察输出结果。 2.设计程序如下 module decade_counter #(parameter SIZE=4) (input clock,load_n,clear_n,updown, input [SIZE-1:0]load_data, output reg [SIZE-1:0]q ); always @(negedge load_n,negedge clear_n,posedge clock) if (!load_n) q<=load_data; else if (!clear_n) q<=0; else //clock??? if(updown) q<=(q+1)%10; else begin if(q==0) q<=9; else q<=q-1; end endmodule 3.测试程序如下 `timescale 1ns/1ns module test_decade_counte; reg clock,load_n,clear_n,updown; reg [3:0]load_data; wire [3:0]q; decade_counter T1(clock,load_n,clear_n,updown,load_data,q); initial begin clock=0;clear_n=0;
#30 clear_n=1;load_n=0;load_data=7; #30 load_n=1;updown=0; #300 updown=1; #300 updown=0; #300 updown=1; #300 $stop; end always #10 clock=~clock; always @(q) $display("At time%t,q=%d",$time,q); endmodule 4．波形如下 5.测试结果如下 # At time 0,q= 0 # At time 30,q= 7 # At time 70,q= 6 # At time 90,q= 5 # At time 110,q= 4 # At time 130,q= 3 # At time 150,q= 2 # At time 170,q= 1 # At time 190,q= 0 # At time 210,q= 9 # At time 230,q= 8 # At time 250,q= 7 # At time 270,q= 6 # At time 290,q= 5 # At time 310,q= 4 # At time 330,q= 3
8位十进制频率计_EDA课程设计报告
EDA课程设计报告 名称: 8位十进制频率计 学号: 姓名: 年级专业: 2011级电子信息工程 学院: 物电学院 指导老师: 日期: 2014年6月2日 安徽师范大学物理与电子信息学院 College of Physics and Electronic Information, Anhui Normal University
目录 一、设计目的 (2) 二、设计要求 (2) 三、设计思路 (3) 四、设计原理 (3) 五、设计仿真 (3) 六、实验现象 (4) 七、设计源码 (4) 八、总结 (9) 参考书目 (9) 引言 数字频率计是数字电路中的一个典型应用,实际的硬件设计用到的器件教多,连线比较复杂,而且会产生比较大的延时,造成测量误差、可靠性差。随着现场可编程阵列FPGA的应用,以EDA工具作为开发手段,运用VHDL等硬件描述语言语言,将使整个系统大大简化,提高了系统的整体性能和可靠性。 一、课程设计目的 1）巩固和加深对“EDA技术”、“数字电子技术”的基本知识的理解，提高综合运用本课程所学知识的能力。 2）培养学生根据课题需要选学参考书籍、查阅手册、图表和文献资料的自学能力。通过独立思考，深入钻研相关问题，学会自己分析解决问题的方法。 3）培养硬件设计、软件设计及系统软、硬件调试的基本思路、方法和技巧，并能熟练使用当前较流行的一些有关电路设计与分析的软件和硬件。 二、课程设计要求 1）脉冲信号的频率就是在单位时间内所产生的脉冲个数,其表达式为,f为被测信号的频率,N 为计数器所累积的脉冲个数,T为产生N个脉冲所需的时间。所以,在1秒时间内计数器所记录的结果,就是被测信号的频率。 2）被测频率信号取自实验箱晶体振荡器输出信号,加到主控室的输入端。 3）再取晶体振荡器的另一标准频率信号，经分频后产生各种时基脉冲：1ms，10ms，0.1s，1s等，时基信号的选择可以控制，即量程可以改变。 4）时基信号经控制电路产生闸门信号至主控门，只有在闸门信号采样期间内（时基信号的一个周期），输入信号才通过主控门。 5）f=N/T，改变时基信号的周期T，即可得到不同的测频范围。 6）当主控门关闭时，计数器停止计数，显示器显示记录结果，此时控制电路输出一个置零信号，将计数器和所有触发器复位，为新一次采样做好准备 三、课程设计思路 频率测量的基本原理是计算每秒钟内待测信号的脉冲个数。这就要求TESTCTL的计数使能信号TSTEN能产生一个1秒脉宽的周期信号，并对频率计的每一计数器CNT10的ENA使能端进行同步控制。当TSTEN高电平时，允许计数；低电平时，停止计数，并保持其所计的数。在停止计数期间，首先需要一个锁存信号LOAD的上跳沿将计数器在前1秒钟的计数值锁存进32位锁存器REG32B中，并由外部的7段译码器译出并稳定显示。锁存信号之后，必须有一清零信号CLR_CNT对计数器进行清零，为下1秒钟的计数操作作准备。 寄存器REG32B设计要求是：若已有32位BCD码存在于此模块的输入口，在信号LOAD的上升沿后即被锁存到寄存器REG32B内部，并由REG32B的输出端输出，然后由7段译码器译者成能在数码管上显示输出的相应数值。
十进制4位加法计数器设计
洛阳理工学院 十 进 制 4 位 加 法 计 数 器 系别：电气工程与自动化系 姓名：李奇杰学号：B10041016
十进制4位加法计数器设计 设计要求： 设计一个十进制4位加法计数器设计 设计目的： 1.掌握EDA设计流程 2.熟练VHDL语法 3.理解层次化设计的内在含义和实现 设计原理 通过数电知识了解到十进制异步加法器的逻辑电路图如下 Q3 则可以通过对JK触发器以及与门的例化连接实现十进制异步加法器的设计 设计内容 JK JK触发器的VHDL文本描述实现： --JK触发器描述 library ieee; use ieee.std_logic_1164.all; entity jk_ff is
port( j,k,clk: in std_logic; q,qn:out std_logic ); end jk_ff; architecture one of jk_ff is signal q_s: std_logic; begin process(j,k,clk) begin if clk'event and clk='0' then if j='0' and k='0' then q_s <= q_s; elsif j='0' and k='1' then q_s <= '0'; elsif j='1' and k='0' then q_s <= '1'; elsif j='1' and k='1' then q_s <= not q_s; end if; end if; end process; q <= q_s; qn <= not q_s; end one; 元件门级电路： 与门VHDL文本描述实现： --与门描述library ieee; use ieee.std_logic_1164.all;
最新多功能8位十进制频率计数器的设计
多功能8位十进制频率计数器的设计
多功能8位十进制频率计数器的设计 设计题目：多功能8位十进制计数器的设计学生学号： 08060311205 学生姓名：孔文尧 专业班级：电信 112 指导教师：邓茜
摘要 使用VHDL 语言来设计，画出流程图和仿真图，让设计的电路通过硬件仿真，再在下到相关器件上，指导满足要求，能实现电子自动化的过程。使用该仪器测试所得到的信号的频率，有正弦波，有方波但是其信号必须按周期性变化，否则一定是机器坏了和操作不得当。因此这个毕业设计，不但有力于让数字频率计的功能更强，也可以让成本降低和增加其实际作用。所有的科研院所，学校，实验室，车间等商业机构都使用了大量的数字频率器或其相关产品。因为它的使用性，价格也相当的低廉所以被人们广泛的使用和研究。在这被人们所注意到，而且仿真可以提供更好的测量频率也会让实验的结果更加的精确，他能满足了数字频率计自动清零需求，当然也能满足自动化功能测试要求。 现在我们对他的研究途径它不仅仅在于容易阅读，也在于我可以控制精度，这也是很牛逼的。最重要的是数字频率计，在高科技设备研发和数字卫星领域，数字通信应用等领域中有不俗的贡献。 [关键词]：VHDL 语言仿真频率计数器。
Summary Use c language to design, draw a flowchart and simulation map, so the design of the circuit by hardware emulation, and then next to the relevant device guidance to meet the requirements, to achieve the electronic automated process. Frequency signal obtained by the instrument test with a sine wave, but their well-wave signal must be periodically changed, the machine must be broken and the operation shall not be treated. So this graduation design, not only to make powerful digital frequency meter more powerful, but also allows cost reduction and increase its practical effect. All research institutes, schools, laboratories, workshops and other business organizations are using a lot of digital frequency or its related products. Because of its use, the price is quite low so been widely used and studied. In this been noticed, and simulation can provide better measurement frequency also make experimental results more accurate, he can meet the needs of the digital frequency meter is automatically cleared, of course, but also to meet the requirements of automated functional testing, Now we study the way for him it's not just that it is easy to read, but also that I can control precision, it is also very fast hardware. The most important is the digital frequency meter, high-tech equipment in the field of research and development and digital satellite, digital communications applications in other fields have good contributions. [Keywords]: c language simulation frequency meter.
实验十进制加减法计数器
实验1 十进制加减法计数器 实验地点：电子楼218 实验时间：2012年10月19日指导老师：黄秋萍、陈虞苏 实验要求：设计十进制加减法计数器，保留测试程序、设计程序、仿真结果 1.设计程序： module count(EN,CLK,DOUT,F,RST); input EN,CLK,F,RST; output [3:0]DOUT; reg [3:0]DOUT; always@(posedge CLK) begin :abc if(EN) if(!RST) if(F) begin :a DOUT=DOUT+1; if(DOUT==10) DOUT=0; end //END A else begin :b DOUT=DOUT-1; if(DOUT==15) DOUT=9; end else DOUT=0; else DOUT=DOUT; end endmodule 2.测试程序 `timescale 10ns/1ns module test_count; wire [3:0] DOUT; reg EN,F,RST,CLK; count M(EN,CLK,DOUT,F,RST); initial begin :ABC CLK=0; EN=0;
RST=1; F=1; #100 EN=1; #200 RST=0; #1500 F=0; #3000 $stop; end always #50 CLK=~CLK; initial $monitor("EN=%b,F=%b,RST=%b,DOUT%D",EN,F,RST,DOUT); endmodule 3.测试结果 # EN=0,F=1,RST=1,DOUT x # EN=1,F=1,RST=1,DOUT x # EN=1,F=1,RST=1,DOUT 0 # EN=1,F=1,RST=0,DOUT 0 # EN=1,F=1,RST=0,DOUT 1 # EN=1,F=1,RST=0,DOUT 2 # EN=1,F=1,RST=0,DOUT 3 # EN=1,F=1,RST=0,DOUT 4 # EN=1,F=1,RST=0,DOUT 5 # EN=1,F=1,RST=0,DOUT 6 # EN=1,F=1,RST=0,DOUT 7 # EN=1,F=1,RST=0,DOUT 8 # EN=1,F=1,RST=0,DOUT 9 # EN=1,F=1,RST=0,DOUT 0 # EN=1,F=1,RST=0,DOUT 1 # EN=1,F=1,RST=0,DOUT 2 # EN=1,F=1,RST=0,DOUT 3 # EN=1,F=1,RST=0,DOUT 4 # EN=1,F=1,RST=0,DOUT 5 # EN=1,F=0,RST=0,DOUT 5 # EN=1,F=0,RST=0,DOUT 4 # EN=1,F=0,RST=0,DOUT 3 # EN=1,F=0,RST=0,DOUT 2 # EN=1,F=0,RST=0,DOUT 1 # EN=1,F=0,RST=0,DOUT 0 # EN=1,F=0,RST=0,DOUT 9 # EN=1,F=0,RST=0,DOUT 8 # EN=1,F=0,RST=0,DOUT 7 # EN=1,F=0,RST=0,DOUT 6 # EN=1,F=0,RST=0,DOUT 5
十进制可逆加减计数器
时序电路逻辑设计 实验人：周铮班级：中法1202班学号：U201215676 一实验目的 1.掌握用SSI实现简单组合逻辑电路的方法。 2.掌握简单数字电路的安装与测试技术。 3.熟悉使用Verilog HDL描述组合逻辑电路的方法，以及EDA仿真技术。 二实验器件 计算机，可编程实验板 三实验内容 十进制加减可逆计数器设计 功能要求： 拨码开关键SW1为自动可逆加减功能键，当SW1为HIGH时，计数器实现自动可逆模十加减计数功能，即4个七段数码管上几乎同步显示0—1—2—3—4—...9—8—7—...0—1...的模十自动可逆加减计数结果；当SW1为LOW时，计数器按拨码开关键SW0的选择分别执行加减计数功能。即当SW0为HIGH时，计数器实现模十加计数功能，即4个七段数码管上几乎同步显示0—1—2—3—4—...9——0—1...的模十加计数结果；当SW0为LOW时，计数器实现模十减计数功能，即4个七段数码管上几乎同步显示9—8—7—...—1—0— (9) —8—7…的模十减计数结果。 四实验设计 1.原理设计 脉冲发生电路采用555定时器组成的多谐振荡器振荡产生周期为1s的矩形脉冲，从而为计数器提供触发信号。其中，可以通过R1，R2，C来控制充放电的时间。 加/减计数控制电路主要由74LS138构成。74LS138芯片是常用的3-8线译码器，常用在单片机和数字电路的译码电路中，74LS138的引脚排列及 真值表如图
计数单元电路主要由十进制计数器74LS192构成。74LS192是同步十进制可逆计数器，它具有双时钟输入，并具有清除和置数等功能，其引脚排列图如图 功能表如图 2.模拟仿真 用Verilog HDL语言设计二通道数据选择器实验程序如下： ①实验代码 module a( input clk,
设计一个四位二进制计数器
1、要求：设计一个四位二进制计数器，将计数结果由数码管显示，显示结果为十进制数。数码管选通为低电平有效，段码为高电平有效。 分析：VHDL 描述包含五部分：计数器、将四位二进制数拆分成十进制数的个位和十位、二选一的数据选择器、七段译码、数码管选通控制信号 线定义为信号 library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity counter3 is Port ( clk:in STD_LOGIC; clk1 : in STD_LOGIC; clr : in STD_LOGIC; en : in STD_LOGIC; co : out STD_LOGIC; scanout:out std_logic_vector(1 downto 0); ledout:out std_logic_vector(6 downto 0)); end counter3; architecture Behavioral of counter3 is signal cnt:std_logic_vector(3 downto 0); signal cnt1:std_logic_vector(3 downto 0); signal cnt2:std_logic_vector(3 downto 0); signal hex:std_logic_vector(3 downto 0); signal scan:std_logic_vector(1 downto 0); en clr
八位十进制数字频率计的设计
2012~2013学年第二学期 《数字系统设计》 课程设计报告 题目：数字频率计的设计 班级：10电子信息（1） 姓名：鲍学贵李闯王群卢军 张力付世敏凌玲尹凡指导教师：周珍艮 电气工程系 2013年6月
《数字系统设计》任务书
摘要 数字频率计是用数字显示被测信号频率的仪器，被测信号可以是正弦波、方波或其它周期性变化的信号。数字频率计广泛应用于科研机构、学校、实验室、企业生产车间等场所。研究数字频率计的设计和开发，有助于频率计功能的不断完善、性价比的提高和实用性的加强。 本文介绍了一种自顶向下分层设计多功能数字频率计的设计方法。该频率计采用 硬件描述语言编程，以为开发环境，极大地减少了硬件资源的占用。数字频率计模块划分的设计具有相对独立性，可以对模块单独进行设计、调试和修改，缩短了设计周期。所设计的语言通过仿真能够较好的测出所给频率并且满足数字频率计的自动清零和自 动测试的功能要求，具有理论与实践意义。 关键词：;数字频率计; ;
目录 第一章绪论 (1) 1.1 设计背景 (1) 1.2 设计意义 (1) 1.3 本文的主要工作 (2) 第二章数字频率计的系统分析 (3) 2.1 8位十进制数字频率计系统设计的原理 (3) 2.1.1 数字频率计的基本原理 (3) 2.1.2 系统总体框架图 (3) 2.2 8位十进制数字频率计设计任务与要求 (4) 2.3 目标芯片10K (4) 第三章各功能模块基于的设计与仿真 (6) 3.1 8位十进制数字频率计的电路逻辑图 (6) 3.2 测频控制信号发生器的功能模块及仿真 (6) 3.3系统时钟分频的功能模块及仿真 (8) 3.4 32位锁存器的功能模块及仿真 (9) 3.4.1 锁存器 (9) 3.4.2 锁存器的功能模块及仿真 (9) 3.5 数码管扫描的功能模块及仿真 (10) 3.6 数码管译码显示的功能模块及仿真 (12) 3.7 十进制计数器的功能模块及仿真 (14) 3.7.1 计数器 (14) 3.7.2 十进制计数器的功能模块及仿真 (14) 3.8 8位十进制数字频率计的仿真 (16) 第四章结束语 (23) 参考文献 (24) 答辩记录及评分表 (25)
10进制加法计数器课程设计
西北师范大学知行学院 数字电子实践论文 课题：74ls161组成的十进制加法计数器 （置数法） 班级：14电本 学号：14040101114 姓名：于能海
指导老师：崔用明 目录 第1章前言 (1) 1.1 摘要 (1) 1.2 设计目的 (2) 1.3 设计内容及要求 (2) 第2章设计方案 (3) ....................................................................................................................... 错误！未定义书签。 2．1主要芯片功能介绍 (3) 2.2.1 四位二进制计数器74161介绍 (3) ............................................................................................................... 错误！未定义书签。 2.2 工作原理 (4) 第3章硬件设计 (4) 3.1 单元电路设计 (4) 3.2 总硬件电路图 (5) 第4章仿真与试验 (6) 4.1 仿真结果 (6) 4.2 调试中遇到的问题 (7) 第5章结论和体会 (8)
第1章前言 1.1 摘要在数字电路技术的课程中，计数器的功能是记忆脉冲的个数,它是数字系统中应用最广泛的基本时序逻辑构件。计数器在微型计算机系统中的主要作用就是为CPU和I/O设备提供实时时钟，以实现定时中断、定时检测、定时扫描、定时显示等定时控制，或者对外部事件进行计数。一般的微机系统和微机应用系统中均配置了定时器/计数器电路，它既可当作计数器作用，又可当作定时器使用，其基本的工作原理就是"减1"计数。计数器：CLK输入脉冲是一个非周期事件计数脉冲，当计算单元为零时，OUT输出一个脉冲信号，以示计数完毕。 本十进制加法计数器是基于74161芯片而设计的， 该十进制加法计数器设计理念是用于工厂流水线上产品计数，自动计数，方便简单。 关键词：74ls161计数器 Introduction In the course of digital circuit technology, the counter memory function is the number of pulses, it is a digital system, the most widely used basic sequential logic components. The main role of the counter in the micro-computer system is to provide real-time clock for the CPU and I / O devices to achieve the timer interrupt, timing detection, scheduled scanning, the timing display timing control, or to count external events. General computer systems and computer application systems are equipped with a timer / counter circuit, it can as a counter action, but also as a timer, the basic working principle is "minus 1" count. Counter: CLK input pulse is a non-periodic event count pulses to zero when calculating unit, OUT outputs a pulse signal, to show the count is completed. The decimal addition counter is designed based on the 74161 chip, the low potential sensor senses when to rely on external signals, sensors in an object within the sensing range, otherwise it is a high potential. Within the sensing range of the sensor when an object is moved out of date, sensor potential from high to low and then high, appears on the edge. Counter is automatically incremented and displayed on a digital control. The decimal addition counters have two seven-segment LED. It can count from 0 to 99 objects, and easy to expand. The design concept of decimal addition counter is used to count on a factory assembly line products, automatic counting, convenient and simple. Keywords:74ls161counter