第七章时序组合逻辑电路
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CP
CP Q
D Q CP Q CP Q
D
CP
CP
CP
Q CP
CP D CP
CP
D CP Q
CP
CP
19
D
CP
CP
D
CP
CP
5.5.3准静态CMOS D触发器 1.电平触发D触发器(锁存器Latch) 2 S CP S Q Q D CP CP CP Q CP CP R S Q CLK CP CP CP CP 20
13
R CP S R S CP
5.5.1 MOS RS触发器 2.钟控RS触发器—结构2 V DD VDD VDD Q Q Q Q CP Q Q R Q CP
Q
S
不能有“00”状态
CP CP R S NMOS(E/D) 电路图 CMOS电路图 14
Q
5.5.1 MOS RS触发器 2.钟控RS触发器—结构3 VDD Q CP
§8.1 MOS触发器电路
10
R S R S
5.5.1 MOS RS触发器 1.基本RS触发器—结构1 VDD VDD VV DD DD Q Q
Q
Q Q
Q
Q
Q R
R
NMOS(E/D) CMOS电路图电路图
SS
不能有“11”状态
11
5.5.1 MOS RS触发器 1.基本RS触发器—结构2 R S R S Q Q Q Q
22
时钟策略
时序电路正确工作的另一个约束是对寄存器维持时 间的要求：
• tcdregister+tcdlogic≥thold
tcdregister寄存器最小传播延时时间；tcdlogic是逻辑电路的最小延迟。
第8章 时序电路
§8 时序逻辑电路
组合逻辑与时序逻辑的区别
锁存器不同于触发器，它不在锁存数据时，输出端的信号随输入信号变化，就像信号通过 一个缓冲器一样；一旦锁存信号起锁存作用，则数据被锁住，输入信号不起作用。锁存器 也称为透明锁存器，指的是不锁存时输出对于输入是透明的
§8时序逻辑电路
D
CP
CP
D
CP
CP
5.5.3准静态CMOS D触发器 1.电平触发D触发器(锁存器Latch) 2 S CP S Q Q D CP CP CP Q CP CP R S Q CLK CP CP CP CP 21
5.5.3准静态CMOS D触发器 2.边沿触发D触发器（主从D触发器） S dffprbsb R CP CP Q D CP CP CP CP Q CP CP S Q CLK D CP Q CLK CP R
S
CP R CP S Q
CP Q
R
CP
不能有“11”和“00”状 态
CMOS电路图
15
5.5.2静态MOS D触发器 1.电平触发D触发器(锁存器Latch)
Q
CP Q D D Q Q CP
Q
Q 低电平 D 触发 CP
Q Q
16
高电平 D 触发 CP
5.5.2静态MOS D触发器 2.边沿触发D触发器(主从D触发器)—后沿 Q’ Q Q Q’ Q’ Q
VDD S
VDD R Q Q
R
VDD
Q Q S
不能有“00”状态
CMOS电路图 NMOS(E/D) 电路图
12
5.5.1 MOS RS触发器 2.钟控RS触发器—结构1 R CP S R S CP Q Q CP R R CP Q Q Q Q VDD VDD
VDD
CP
QQ
不能有“11”状态
CP S S CP CMOS电路图 NMOS(E/D) 电路图
D CP
Q’
D
ຫໍສະໝຸດ Baidu
Q
CP
D CP Q Q
17
下降沿（后沿）触发
5.5.2静态MOS D触发器 2.边沿触发D触发器(主从D触发器)—前沿 Q’ Q Q
Q’ Q’
CP
D CP Q Q
Q Q
D CP
Q’
D
上升沿（前沿）触发
18
5.5.3准静态CMOS D触发器 1.电平触发D触发器(锁存器Latch) 1
CP Q
D Q CP Q CP Q
D
CP
CP
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Q CP
CP D CP
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D CP Q
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D
CP
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5.5.3准静态CMOS D触发器 1.电平触发D触发器(锁存器Latch) 2 S CP S Q Q D CP CP CP Q CP CP R S Q CLK CP CP CP CP 20
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R CP S R S CP
5.5.1 MOS RS触发器 2.钟控RS触发器—结构2 V DD VDD VDD Q Q Q Q CP Q Q R Q CP
Q
S
不能有“00”状态
CP CP R S NMOS(E/D) 电路图 CMOS电路图 14
Q
5.5.1 MOS RS触发器 2.钟控RS触发器—结构3 VDD Q CP
§8.1 MOS触发器电路
10
R S R S
5.5.1 MOS RS触发器 1.基本RS触发器—结构1 VDD VDD VV DD DD Q Q
Q
Q Q
Q
Q
Q R
R
NMOS(E/D) CMOS电路图电路图
SS
不能有“11”状态
11
5.5.1 MOS RS触发器 1.基本RS触发器—结构2 R S R S Q Q Q Q
22
时钟策略
时序电路正确工作的另一个约束是对寄存器维持时 间的要求：
• tcdregister+tcdlogic≥thold
tcdregister寄存器最小传播延时时间；tcdlogic是逻辑电路的最小延迟。
第8章 时序电路
§8 时序逻辑电路
组合逻辑与时序逻辑的区别
锁存器不同于触发器，它不在锁存数据时，输出端的信号随输入信号变化，就像信号通过 一个缓冲器一样；一旦锁存信号起锁存作用，则数据被锁住，输入信号不起作用。锁存器 也称为透明锁存器，指的是不锁存时输出对于输入是透明的
§8时序逻辑电路
D
CP
CP
D
CP
CP
5.5.3准静态CMOS D触发器 1.电平触发D触发器(锁存器Latch) 2 S CP S Q Q D CP CP CP Q CP CP R S Q CLK CP CP CP CP 21
5.5.3准静态CMOS D触发器 2.边沿触发D触发器（主从D触发器） S dffprbsb R CP CP Q D CP CP CP CP Q CP CP S Q CLK D CP Q CLK CP R
S
CP R CP S Q
CP Q
R
CP
不能有“11”和“00”状 态
CMOS电路图
15
5.5.2静态MOS D触发器 1.电平触发D触发器(锁存器Latch)
Q
CP Q D D Q Q CP
Q
Q 低电平 D 触发 CP
Q Q
16
高电平 D 触发 CP
5.5.2静态MOS D触发器 2.边沿触发D触发器(主从D触发器)—后沿 Q’ Q Q Q’ Q’ Q
VDD S
VDD R Q Q
R
VDD
Q Q S
不能有“00”状态
CMOS电路图 NMOS(E/D) 电路图
12
5.5.1 MOS RS触发器 2.钟控RS触发器—结构1 R CP S R S CP Q Q CP R R CP Q Q Q Q VDD VDD
VDD
CP
不能有“11”状态
CP S S CP CMOS电路图 NMOS(E/D) 电路图
D CP
Q’
D
ຫໍສະໝຸດ Baidu
Q
CP
D CP Q Q
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下降沿（后沿）触发
5.5.2静态MOS D触发器 2.边沿触发D触发器(主从D触发器)—前沿 Q’ Q Q
Q’ Q’
CP
D CP Q Q
Q Q
D CP
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上升沿（前沿）触发
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5.5.3准静态CMOS D触发器 1.电平触发D触发器(锁存器Latch) 1