学习笔记之差分线的那些事
一、关于概念的理解
记得在刚学习差分线（对）的时候，总是对一些概念把握不准，很多概念都会混淆，比如差分（很多人还会误解成差模）、共模、奇模与偶模，以及由此延伸出的差分阻抗、共模阻抗、奇模阻抗与偶模阻抗，光是这些概念，就很容易让初学者望而却步，刚觉得好像摸着点了门道，但越往下看越觉得摸不着头脑，概念太多太容易混乱，这就是初学者的痛苦。好吧，要想完全理解，没有个两三遍回炉是很难入信号完整性之门的，除非过目不忘哈。
当然我没有过目不忘的本事，所以就只能把书老老实实的看了一遍又一遍，然后才有了一些学习的笔记，记录了对这些概念的个人理解。
差分线本身没有任何内涵，就是两根普通的单端传输线（一般默认线宽线厚一致）的组合而已，它们之间可以没有任何关系，最终决定它们特性的其实是这两条传输线上的信号传输方式，在这里主要介绍两种比较特殊的传输方式，奇模与偶模传输，它们都可以实现无失真的传输。奇模就是两线上有大小相等方向相反的驱动电压，偶模就是两线上有大小相等方向相同的驱动电压。它们是信号传输的方式，又叫激励状态，相对人而言，模态赋予了差分线的生命和精神，没有激励，差分线只是肉体而已。对于无失真的传输来讲，差分线有奇模状态和偶模状态之分，它们可以用如下图一来表示。
图一奇、偶模状态
在奇模状态下，加载在两根传输线上的电压我们叫做差分信号，这两个信号达到接收器时，接收器从两个信号的差值中提取信息，这个差值信号就是差分信号。
同时，接收端还能感受到另一种信号，这个信号就是两条传输线上的平均电压，我们把这个平均电压叫做共模信号。如下图二所示。
图二差分信号与共模信号
通过上图我们就能知道差分信号和共模信号其实是两个单端信号的组合，可以通过下面两个公式得到差分电压和共模电压的值。
V diff=V1-V2, V comm=1/2(V1+V2)。
同时差分与共模是共存的，他们是两个信号之间的两种不同分量，所以V1和V2也可以由V diff和V comm来表示如下。
V1=V comm+V diff/2 ; V2=V comm-V diff/2
同时我们也可以看到，组成差分信号的两根单端信号在传输线上传输仍要遵循单端信号传输的各种规律，所以我们在看DDRx时钟信号质量时，既要看差分信号质量，同时还要分别看单端信号的质量情况。一般我们不看共模信号，通常它不携带有用信息，理想情况下，共模信号是恒定的，但很多情况下我们的传输线不可能完全对称，所以就会带来共模分量的改变，这个分量会带来潜在的EMI问题。
根据上面的理解，当差分线上传输的是差分信号时，此时差分线处于奇模状态，那么每条单根信号线的阻抗就叫奇模阻抗，简单来说奇模阻抗就是当差分线处于奇模状态时的每条单根信号的特性阻抗，它是每条单端信号线与其返回路径之间
的阻抗，所以奇模阻抗是针对单根信号来说的。而差分阻抗是差分信号沿着差分对传输时感受到的阻抗，它是两根单线阻抗（奇模阻抗）的串联，在线宽线厚一致的情况下，差分阻抗等于奇模阻抗的2倍，即Z diff=2*Z odd。
同样，当差分对处于偶模状态时，此时每条单根信号线上的阻抗就叫做偶模阻抗，偶模阻抗和奇模阻抗一样，都是针对单根信号来说的。那共模阻抗又是怎么回事呢？这里要简单的区分一下，共模阻抗其实是纯共模信号的产物，还记得我们前面说的共模信号与差分信号是共存的，它是两信号线电压的平均值，但纯共模信号一般指的是在两信号线上施加大小相等方向相同的电压，此时差分对正好处于偶模状态。而纯共模信号沿着差分对传输时感受到的阻抗，它是两根单线阻抗（偶模阻抗）的并联，我们通常叫这个并联阻抗为共模阻抗，其实严格来说它应该叫纯共模阻抗，所以共模阻抗是最不好理解的。由于是两根相同传输线偶模阻抗的并联，共模阻抗就等于偶模阻抗的一半，即Z comm=1/2*Z even。
差分阻抗与奇模阻抗，共模阻抗与偶模阻抗可以通过如下图三来描述。
图三
对于两条无耦合的50ohm传输线构成的差分对，奇模阻抗等于偶模阻抗，即Z odd=Z even=50ohm，差分阻抗等于2倍的奇模阻抗，即Z diff=2*Z odd= 100ohm，共模阻抗等于偶模阻抗的一半，即Z comm=1/2*Z even=25ohm。下图四是某阻抗计算软件得到的无耦合下的各种阻抗结果。
图四
对于两条有耦合的差分线，由于互容互感的存在，在其他条件不变的情况下，每条线的奇模阻抗将会减小，偶模阻抗将会增加，此时偶模阻抗将会大于奇模阻抗，这样会导致差分阻抗将会相对减小，共模阻抗将会相对增加，这也是为什么我们在布线的时候要求拉大信号之间的间距，因为除了串扰外，它还会影响信号的阻抗。如下图五所示为软件计算的有耦合情况下的各阻抗值。
总结一下，奇模和偶模代表的是电压的传输方式，也是差分线特殊的信号激励状态，奇模阻抗是差分线处于奇模状态时单根线的特性阻抗，而此时差分信号感受到的阻抗就是差分阻抗；偶模阻抗是差分线处于偶模状态时单根线的特性阻抗，此时共模信号感受到的阻抗就是共模阻抗，其实叫纯共模阻抗更准确一点。
cadence16.6差分约束规则
差分对的约束设置 第一步，差分对的设置 差分对的设置有很多方法，下面介绍两种最常用的方法。 1．点击菜单Logic→Assign Differential Pair... 弹出以下对话框。 点击你想要创建差分对的Net1和Net2,填入差分的名字，点击Add后就成功创建了差分对。 点击Auto Generate按钮后，弹出以下对话框：
在第一个输入框填入Net的主要名字后，在下面的框中填入差分线的标志如N，P。点击Generate即可自动产生差分对。 2.在约束管理器中设置差分对。 在DSN上点击右键，在菜单中选择Create→Differential Pair。即可弹出下面的对话框。
和上一种方法的设置差不多，这里就不再叙述了。 第二步差分对约束规则的设置 差分对各项约束可以在约束管理器中的 Electric→Net→routing→Differential Pair中直接在各差分对上填入各项约束数值就可生效，但更好的方法是创建约束规则后赋给各个差分对。 在DSN上点击右键，在菜单中选择Create→Electrical CSet后，弹出下面的对话框; 输入规则名后点Ok，在Electric→constraimt set→outing→Differential Pair中可以看到新规则。 在表格中输入各项数值即可完成新规则的设置。如图所示 差分对约束参数主要有以下几个：
1coupling paramaters 主要包括了 Primary Gap 差分对最优先线间距（边到边间距）。 Primary Width 差分对最优先线宽。 Neck Gap 差分对Neck模式下的线间距（边到边间距），用于差分对走线在布线密集区域时切换到Neck值。 Neck Width差分对Neck模式下的线宽，用于差分对走线在布线密集区域时切换到Neck值。如图所示 设置数值时在表格中右键菜单中选择change，会出现以下各层数值表格，可以在每一层上设置不同的数值。 需要注意的是在物理（physical）约束中同样可以设置差分规则，但是电气规则约束在布线时更优先，同时电气规则可以设置更多的约束，推荐在电气规则中设置差分走线的约束。 2 Min Line Specing 差分对最小间距，一定要小于或等于"Primary gap"与（-）tolerance的数值，并且也要小于或等于"Neck gap"与（-）tolerance的数值。对于不符合约束的差分对，会显示“DS”的DRC错误提示。
Allegro中设置差分对
1）pair 名称： Allegro菜单点击logic-->Assign differential pair，在net filter 中选择所要设的net1,net2, 或直接在board file 中点选net,在Rule Name 中key 入pair 名称﹐点右下方的Add 后会自动增加到上方的Rule Selection Area 中﹐可以点Modify或Delete 来修改或删除所设的pair. 2）设置差分线规则类型 给pair 定义一个net spacing type property(规则类型),如CLK-CLK：点Attach property, net...,注意find 窗口中选property 而非net,再点more...,从左边选取先前设的pair,如CK0R-CK0R,点apply﹐在弹出的对话框中点net_spacing_type﹐在右边的value 值中输入CLK-CLK。 3）设置差分线规则参数 set net spacing constrains values , 设定走线线距规则参数值：点constraints 窗口的spacing rule set 下的set values,在出现的对话框中右边空格输入CLK-CLK, 点add 增加到constraint set name 栏。然后按guideline 设定各项spacing.ˉ line to line 指的是此对pair 和其它线的间距。 注1： Length Tolerance indicates the amount of tolerance allowed between the total length or delay of the two nets. (两net 之间的误差范围) 注2：Primary Max Sep indicates the maximum edge to edge spacing between a differential pair. (指该pair 本身的间距) 注3：Secondary Max Sep indicates an edge to edge spacing that is greater that the Primary Max Sep value. This allows an increase in thespacing between the differential pair when necessary. The total amount of etch/conductor on a net can not exceed this amount.(必要时允许增大该pair 本身的间距到此值) 4）布线技巧 route differential pair 时的技巧：routing 时发现本身的两根net 没有按规则挤线会弹的很开。原因可能是设rule 时﹐选的不是property,而是net 。如果选的是property 仍然不行﹐可以在setup> user preferences>drc>drc_diff_pair_overlide 中添加0。
阻抗匹配基本概念以及高频阻抗匹配
英文名称：impedance matching 基本概念 信号传输过程中负载阻抗和信源内阻抗之间的特定配合关系。一件器材的输出阻抗和所连接的负载阻抗之间所应满足的某种关系，以免接上负载后对器材本身的工作状态产生明显的影响。对电子设备互连来说，例如信号源连放大器，前级连后级，只要后一级的输入阻抗大于前一级的输出阻抗5-10倍以上，就可认为阻抗匹配良好；对于放大器连接音箱来说，电子管机应选用与其输出端标称阻抗相等或接近的音箱，而晶体管放大器则无此限制，可以接任何阻抗的音箱。 匹配条件 ①负载阻抗等于信源内阻抗，即它们的模与辐角分别相等，这时在负载阻抗上可以得到无失真的电压传输。 ②负载阻抗等于信源内阻抗的共轭值，即它们的模相等而辐角之和为零。这时在负载阻抗上可以得到最大功率。这种匹配条件称为共轭匹配。如果信源内阻抗和负载阻抗均为纯阻性，则两种匹配条件是等同的。 阻抗匹配是指负载阻抗与激励源内部阻抗互相适配，得到最大功率输出的一种工作状态。对于不同特性的电路，匹配条件是不一样的。在纯电阻电路中，当负载电阻等于激励源内阻时，则输出功率为最大，这种工作状态称为匹配，否则称为失配。 当激励源内阻抗和负载阻抗含有电抗成份时，为使负载得到最大功率，负载阻抗与内阻必须满足共扼关系，即电阻成份相等，电抗成份绝对值相等而符号相反。这种匹配条件称为共扼匹配。 阻抗匹配（Impedance matching）是微波电子学里的一部分，主要用于传输线上，来达至所有高频的微波信号皆能传至负载点的目的，不会有信号反射回来源点，从而提升能源效益。史密夫图表上。电容或电感与负载串联起来，即可增加或减少负载的阻抗值，在图表上的点会沿著代表实数电阻的圆圈走动。如果把电容或电感接地，首先图表上的点会以图中心旋转180度，然后才沿电阻圈走动，再沿中心旋转180度。重覆以上方法直至电阻值变成1，即可直接把阻抗力变为零完成匹配。 共轭匹配 在信号源给定的情况下，输出功率取决于负载电阻与信号源内阻之比K，当两者相等，即K=1时，输出功率最大。然而阻抗匹配的概念可以推广到交流电路，当负载阻抗与信号源阻抗共轭时，能够实现功率的最大传输，如果负载阻抗不满足共轭匹配的条件，就要在负载和信号源之间加一个阻抗变换网络，将负载阻抗变换为信号源阻抗的共轭，实现阻抗匹配。 匹配分类 大体上，阻抗匹配有两种，一种是透过改变阻抗力（lumped-circuit matching），另一种则是调整传输线的波长（transmission line matching）。 要匹配一组线路，首先把负载点的阻抗值除以传输线的特性阻抗值来归一化，然后把数值划在史密夫图表上。 1. 改变阻抗力 把电容或电感与负载串联起来，即可增加或减少负载的阻抗值，在图表上的点会沿著代
allegro 16.3 约束规则设置
Allegro 16.3约束规则设置 约束管理器是一个交叉的平台，以工作簿和工作表的形式在 Cadence PCB设计流程中用于管理所有工具的高速电子约束。可以使用约束管理器和SigXplorer Expert 开发电路的拓扑并得出电子约束，可以包含定制约束、定制测量和定制激励。 所谓约束就是用户定义的限制条件，当在板上走线和放置元件时会遵守这些约束。电子约束（ECSets）就是限制PCB 上与电行为有关的对象，比如可以设置某个网络最大传输延迟为2ns。 以下图为一约束设置窗口。 一、说明 先解释一下约束的类型以及约束中用到的简写名词，如下图所示：
1、NCIs（NET CLASS） 由众多nets或者buses、differential pairs、Xnet所组成的类，可对其赋予相似的约束。如下图所示。 2、NCC（Net Class-Class） 一般用在约束组与组之间的间距的时候使用，如下图。 3、DPr（Differential Pairs）差分对 一组差分对一般由两条Xnet或者net以差分走线的方式组成，如下图。差分对的形成有两种方式：一是由模型指定的差分对，再者就是由用户自己定义的差分对。 ?模型定义的差分对：可以在器件信号模型中指定差分对，可以使用PCB Design，PCB SI，SigXplores 来将模型指定给相应的元件。 ?用户定义的差分对：可以在约束管理器中 Net 一级的对象中创建差分对，可以灵活的更改差分对命名和更改差分对成员，但是没有模型指定差分对的精确性。 以下是设置差分对规则时，需要赋予约束的项。
针对以上约束中用到的一些约束点进行解释说明：
阻抗匹配
差分的匹配多数采用终端的匹配；时钟采用源端匹配； 1、串联终端匹配 串联终端匹配的理论出发点是在信号源端阻抗低于传输线特征阻抗的条件下，在信号的源端和传输线之间串接一个电阻R，使源端的输出阻抗与传输线的特征阻抗相匹配，抑制从负载端反射回来的信号发生再次反射. 串联终端匹配后的信号传输具有以下特点： A 由于串联匹配电阻的作用，驱动信号传播时以其幅度的50％向负载端传播； B 信号在负载端的反射系数接近＋1，因此反射信号的幅度接近原始信号幅度的50％。 C 反射信号与源端传播的信号叠加，使负载端接受到的信号与原始信号的幅度近似相同； D 负载端反射信号向源端传播，到达源端后被匹配电阻吸收；？ E 反射信号到达源端后，源端驱动电流降为0，直到下一次信号传输。 相对并联匹配来说，串联匹配不要求信号驱动器具有很大的电流驱动能力。 选择串联终端匹配电阻值的原则很简单，就是要求匹配电阻值与驱动器的输出阻抗之和与传输线的特征阻抗相等。理想的信号驱动器的输出阻抗为零，实际的驱动器总是有比较小的输出阻抗，而且在信号的电平发生变化时，输出阻抗可能不同。比如电源电压为＋4.5V的CMOS驱动器，在低电平时典型的输出阻抗为37Ω，在高电平时典型的输出阻抗为45Ω[4]；TTL驱动器和CMOS驱动一样，其输出阻抗会随信号的电平大小变化而变化。因此，对TTL 或CMOS 电路来说，不可能有十分正确的匹配电阻，只能折中考虑。 链状拓扑结构的信号网路不适合使用串联终端匹配，所有的负载必须接到传输线的末端。否则，接到传输线中间的负载接受到的波形就会象图3.2.5中C点的电压波形一样。可以看出，有一段时间负载端信号幅度为原始信号幅度的一半。显然这时候信号处在不定逻辑状态，信号的噪声容限很低。 串联匹配是最常用的终端匹配方法。它的优点是功耗小，不会给驱动器带来额外的直流负载，也不会在信号和地之间引入额外的阻抗；而且只需要一个电阻元件。 2、并联终端匹配 并联终端匹配的理论出发点是在信号源端阻抗很小的情况下，通过增加并联电阻使负载端输入阻抗与传输线的特征阻抗相匹配，达到消除负载端反射的目的。实现形式分为单电阻和双电阻两种形式。 并联终端匹配后的信号传输具有以下特点： A 驱动信号近似以满幅度沿传输线传播； B 所有的反射都被匹配电阻吸收； C 负载端接受到的信号幅度与源端发送的信号幅度近似相同。 在实际的电路系统中，芯片的输入阻抗很高，因此对单电阻形式来说，负载端的并联电阻值必须与传输线的特征阻抗相近或相等。假定传输线的特征阻抗为50Ω，则R值为50Ω。如果信号的高电平为5V，则信号的静态电流将达到100mA。由于典型的TTL或CMOS电路的驱动能力很小，这种单电阻的并联匹配方式很少出现在这些电路中。 双电阻形式的并联匹配，也被称作戴维南终端匹配，要求的电流驱动能力比单电阻形式小。这是因为两电阻的并联值与传输线的特征阻抗相匹配，每个电阻都比传输线的特征阻抗大。考虑到芯片的驱动能力，两个电阻值的选择必须遵循三个原则：
allegro16[1].2建立差分对,设置差分规则,差分走线。
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阻抗匹配的原理与方法
一、50ohm特征阻抗 终端电阻的应用场合：时钟，数据，地址线的终端串联，差分数据线终端并联等。 终端电阻示图 B.终端电阻的作用： 1、阻抗匹配，匹配信号源和传输线之间的阻抗，极少反射，避免振荡。 2、减少噪声，降低辐射，防止过冲。在串联应用情况下，串联的终端电阻和信号线的分布电容以及后级电路的输入电容组成RC滤波器，消弱信号边沿的陡峭程度，防止过冲。 C.终端电阻取决于电缆的特性阻抗。 D.如果使用0805封装、1/10W的贴片电阻,但要防止尖峰脉冲的大电流对电阻的影响，加30PF的电容. E.有高频电路经验的人都知道阻抗匹配的重要性。在数字电路中时钟、信号的数据传送速度快时，更需注意配线、电缆上的阻抗匹配。 高频电路、图像电路一般都用同轴电缆进行信号的传送，使用特性阻抗为Zo＝150Ω、75Ω的同轴电缆。 同轴电缆的特性阻抗Zo，由电缆的内部导体和外部屏蔽内径D及绝缘体的导电率er 决定：
另外，处理分布常数电路时，用相当于单位长的电感L和静电容量C的比率也能计算，如忽略损耗电阻，则 图1是用于测定同轴电缆RG58A/U、长度5m的输入阻抗ZIN时的电路构成。这里研究随着终端电阻RT的值，传送线路的阻抗如何变化。 图1 同轴传送线路的终端电阻构成 只有当同轴电缆的特性阻抗Zo和终端阻抗RT的值相等时，即ZIN＝Zo＝RT称为阻抗匹配。 Zo≠RT时随着频率f，ZIN变化。作为一个极端的例子，当RT＝0、RT＝∞时可理解其性质(阻抗以，λ/4为周期起伏波动)。 图2是RT＝50Ω(稍微波动的曲线)、75Ω、dOΩ时的输人阻抗特性。当Zo≠RT时由于随着频率，特性阻抗会变化，所以传送的电缆的频率特上产生弯曲.
差分线布线规则设置
Doc Scope : Cadence Allegro 15.x Doc Number : SFTCA06001 Author :SOFER Create Date :2005-5-30 Rev :1.00
Allegro 15.x差分线布线规则设置 文档内容介绍： 1.文档背景 (3) 2.Differential Pair信号介绍 (3) 3.如何在Allegro中定义Differential Pair属性 (4) 4.怎样设定Differential Pair在不同层面控制不同线宽与间距 (8) 5.怎样设定Differential Pair对与对之间的间距 (11)
1.文档背景 a)差分信号（Differential Signal）在高速电路设计中的应用越来越广泛，差分线 大多为电路中最关键的信号，差分线布线的好坏直接影响到PCB板子信号质量。 b)差分线一般都需要做阻抗控制，特别是要在多层板中做的各层的差分走线阻抗都 一样，这个一点要在设计时计算控制，否则仅让PCB板厂进行调整是非常麻烦的事情，很多情况板厂都没有办法调整到所需的阻抗。 c)Allegro版本升级为15.x后，差分线的规则设定与之前版本有很大的改变。虽然 Allegro15.0版本已经发布很长时间了，但是还是有很多人对新版本的差分线规则设置不是很清楚。 2.Differential Pair信号介绍 差分信号（Differential Signal）在高速电路设计中的应用越来越广泛，电路中最关键的信号往往都要采用差分结构设计，什么另它这么倍受青睐呢？在PCB设计中又如何能保证其良好的性能呢？带着这两个问题，我们进行下一部分的讨论。何为差分信号？通俗地说，就是驱动端发送两个等值、反相的信号，接收端通过比较这两个电压的差值来判断逻辑状态“0”还是“1”。而承载差分信号的那一对走线就称为差分走线。 差分信号和普通的单端信号走线相比，最明显的优势体现在以下三个方面： a.抗干扰能力强，因为两根差分走线之间的耦合很好，当外界存在噪声干扰时，几乎是同时被耦合到两条线上，而接收端关心的只是两信号的差值，所以外界的共模噪声可以被完全抵消。 b.能有效抑制EMI，同样的道理，由于两根信号的极性相反，他们对外辐射的电磁场可以相互抵消，耦合的越紧密，泄放到外界的电磁能量越少。 c.时序定位精确，由于差分信号的开关变化是位于两个信号的交点，而不像普通单端信号依靠高低两个阈值电压判断，因而受工艺，温度的影响小，能降低时序上的误差，同时也更适合于低幅度信号的电路。目前流行的LVDS（low voltage differential signaling）就是指这种小振幅差分信号技术。 …… 由于篇幅问题，这里对差分信号不做深入介绍了。
Allegro约束规则设置详解SCC
Allegro16.6约束规则设置详解 前言：本文主要讲解Allegro16.6约束管理器的使用，从基本约束规则到高级约束规则的设置。 目录： 一、基本约束规则设置 1、线间距设置 2、线宽设置 3、设置过孔 4、区域约束规则设置 5、设置阻抗 6、设置走线的长度范围 7、设置等长 7.1、不过电阻的NET等长 7.2、过电阻的XNET等长 7.3、T型等长 8、设置通用属性 9、差分规则设置 9.1、创建差分对 9.2、设置差分约束 10、Pin Delay
二、高级约束规则设置 11、单个网络长度约束 12、a+b类长度约束 13、a+b-c类长度约束 14、a+b-c在最大和最小传播延迟中的应用
1、线间距设置 （1）、设置默认间距规则 点击CM图标，如下图所示，打开约束管理器。 单击Spacing，再点击All Layers，如下图所示。右边有一个DEFAULT就是默认规则，我们可以修改其值。
按住Shift键，点击第一个和最后一个即可选中所示，然后输入一个值，这样就都修改了，如下图所示 （2）、定义特殊的间距约束 点选Default按鼠标右键，执行Create-Spacing CSet
加入新规则。取一个有意义点的名字，如下图所示，单击OK。 其值是从默认规则拷贝的，先修改其值。 按住Shift键选中所有，输入12，回车。 然后为所需要设置的网络分配规则 单击左边的Net-All Layers，在右边工作簿中，为GND网络设置12MIL_SPACE规则，在Referenced Spacing CSet下选中12MIL_SPACE，如下图所示
简易阻抗匹配方法.
在高速的设计中,阻抗的匹配与否关系到信号的质量优劣。阻抗匹配的技术可以说是丰富多样,在此只对几种简单常用的端接方法进行介绍。为什么要进行阻抗匹配呢?无外乎几种原因,如减少反射、控制信号边沿速率、减少信号波动、一些电平信号本身需要等等。 端接阻抗匹配一般有 5种方法: 1. 源端串联匹配, 2. 终端并联匹配, 3. 戴维南匹配, 4.RC 网络匹配, 5. 二极管匹配。 1. 串联端接匹配: 一般多在源端使用, Rs (串联电阻 =Z0(传输线的特性阻抗 -R0(源阻抗。例如:若 R0为 22,Z0为55Ω,则 Rs 应为33Ω。 优点:①器件单一; ②抑制振铃,减少过冲; ③适用于集总线型负载和单一负载; ④增强信号完整性,产生更小 EMI 。 缺点:①当 TTL,CMOS 器件出现在相同网络时,串联匹配不是最佳选择; ②分布式负载不是适用,因为在走线路径的中间,电压仅是源电压的一般; ③接收端的反相反射仍然存在;
④影响信号上升时间并增加信号延时。 2. 并联端接匹配: 此 Rt 电阻值必须等于传输线所要求的电阻值, 电阻的一端接信号,一端接地或电源。简单的终端并联匹配一般不用于 TTL,COMS 电路,因为在高逻辑状态时,此方法需要较大的驱动电流。 优点:①器件单一; ②适用于分布式负载; ③反射几乎可以完全消除; ④电阻阻值易于选择。 缺点:①此电阻需要驱动源端的电流驱动,增加系统电路的功耗; ②降低噪声容限。 此电阻值必须等于传输线所要求的电阻值。电阻的一端接信号,一端接地。简单的终端并联匹配一般不用于 TTL,COMS 电路,因为他们无法提供强大的输出电流。 3. 戴维南端接匹配: 一个电阻上拉,一个电阻下拉,通常采用 R1/R2=220/330的比值。戴维南等效阻抗必须等于走线的特性阻抗。对于大多数设计 R1>R2,否则 TTL/COMS电路将无法工作。 优点:①适用于分布式负载; ②完全吸收发送波,消除反射。 ; 缺点:①增加系统电路的功耗;
Allegro16.6约束规则设置详解(图文并茂)
前言：本文主要讲解Allegro16.6约束管理器的使用，从基本约束规则到高级约束规则的设置。 目录： 一、基本约束规则设置 1、线间距设置 2、线宽设置 3、设置过孔 4、区域约束规则设置 5、设置阻抗 6、设置走线的长度范围 置详解（图文并茂） 则设约束规.616o r g Alle （为了不侵犯别人的成果，所以在这里做了特殊说明，以示敬意）首先感谢詹书庭编写这篇文章，为我们学习交流Cadence allegro 苦用心！ 俗话说的好，社会在发展，技术在进步，技术的进步在于不断的学习交流和实践。所以为了方便大家学习交流，为大家提供一个良好 QQ )! 学习交流 Cadence allegro 请加QQ 群: 一起来学AllegRo 【2】.群号： 331730476 .以下是正文 这篇文章写得很好，操作步骤详细，截图一目了然，通俗易懂，唯一的缺点就是部分截图不是很清晰，我对个别图片做了调整和替 换，不易替换的不清晰图片，仔细看下也能明白其中的意思。 此文章由丹心静居整理－－－２０１４．１０．１３ 加入。对原文作者表示歉意的交流平台，在这里留下我们的群原文作者的群拒绝任何人 (QQ 软件提供了丰富的知识和方法。请大家认真学习，不要辜负作者的良 2014-10-13 第 1 页，共 83 页
二、高级约束规则设置 11、单个网络长度约束 12、a+b 类长度约束 13、a+b-c 类长度约束 14、a+b-c 在最大和最小传播延迟中的应用 y a l e D n i P 、10约束分差设置、.29分对差创建、.19设置则分规差、 9属性用置通设、 8等长型T 、.37等长NET X 阻的过电、.27等长NET 阻的电不过、.17置等长 设、 7
高速PCB设计中的阻抗匹配
阻抗匹配 阻抗匹配是指在能量传输时，要求负载阻抗要和传输线的特征阻抗相等，此时的传输不会产生反射，这表明所有能量都被负载吸收了。反之则在传输中有能量损失。在高速PCB设计中，阻抗的匹配与否关系到信号的质量优劣。 PCB走线什么时候需要做阻抗匹配？ 不主要看频率，而关键是看信号的边沿陡峭程度，即信号的上升/下降时间，一般认为如果信号的上升/下降时间（按10%～90%计）小于6倍导线延时，就是高速信号，必须注意阻抗匹配的问题。导线延时一般取值为150ps/inch。 特征阻抗 信号沿传输线传播过程当中，如果传输线上各处具有一致的信号传播速度，并且单位长度上的电容也一样，那么信号在传播过程中总是看到完全一致的瞬间阻抗。由于在整个传输线上阻抗维持恒定不变，我们给出一个特定的名称，来表示特定的传输线的这种特征或者是特性，称之为该传输线的特征阻抗。特征阻抗是指信号沿传输线传播时，信号看到的瞬间阻抗的值。特征阻抗与PCB导线所在的板层、PCB所用的材质（介电常数）、走线宽度、导线与平面的距离等因素有关，与走线长度无关。特征阻抗可以使用软件计算。高速PCB布线中，一般把数字信号的走线阻抗设计为50欧姆，这是个大约的数字。一般规定同轴电缆基带50欧姆，频带75欧姆，对绞线（差分）为100欧姆。 常见阻抗匹配的方式 1、串联终端匹配 在信号源端阻抗低于传输线特征阻抗的条件下，在信号的源端和传输线之间串接一个电阻R，使源端的输出阻抗与传输线的特征阻抗相匹配，抑制从负载端反射回来的信号发生再次反射。 匹配电阻选择原则：匹配电阻值与驱动器的输出阻抗之和等于传输线的特征阻抗。常见的CMOS和TTL驱动器，其输出阻抗会随信号的电平大小变化而变化。因此，对TTL或CMOS电路来说，不可能有十分正确的匹配电阻，只能折中考虑。链状拓扑结构的信号网路不适合使用串联终端匹配，所有的负载必须接到传输线的末端。 串联匹配是最常用的终端匹配方法。它的优点是功耗小，不会给驱动器带来额外的直流负载，也不会在信号和地之间引入额外的阻抗，而且只需要一个电阻元件。 常见应用：一般的CMOS、TTL电路的阻抗匹配。USB信号也采样这种方法做阻抗匹配。 2、并联终端匹配
简易阻抗匹配方法
在高速的设计中，阻抗的匹配与否关系到信号的质量优劣。阻抗匹配的技术可以说是丰富多样，在此只对几种简单常用的端接方法进行介绍。为什么要进行阻抗匹配呢？无外乎几种原因，如减少反射、控制信号边沿速率、减少信号波动、一些电平信号本身需要等等。 端接阻抗匹配一般有5种方法： 1.源端串联匹配， 2.终端并联匹配， 3.戴维南匹配， 4.RC网络匹配， 5.二极管匹配。 1.串联端接匹配： 一般多在源端使用，Rs（串联电阻）=Z0（传输线的特性阻抗）-R0(源阻抗）。例如：若R0为22,Z0为55Ω，则Rs应为33Ω。 优点：①器件单一； ②抑制振铃，减少过冲； ③适用于集总线型负载和单一负载； ④增强信号完整性，产生更小EMI。 缺点：①当TTL,CMOS器件出现在相同网络时，串联匹配不是最佳选择； ②分布式负载不是适用，因为在走线路径的中间，电压仅是源电压的一般； ③接收端的反相反射仍然存在； ④影响信号上升时间并增加信号延时。 2.并联端接匹配： 此Rt电阻值必须等于传输线所要求的电阻值，电阻的一端接信号，一端接地或电源。简单的终端并联匹配一般不用于TTL,COMS电路，因为在高逻辑状态时，此方法需要较大的驱动电流。 优点：①器件单一； ②适用于分布式负载； ③反射几乎可以完全消除； ④电阻阻值易于选择。 缺点：①此电阻需要驱动源端的电流驱动，增加系统电路的功耗； ②降低噪声容限。 此电阻值必须等于传输线所要求的电阻值。电阻的一端接信号，一端接地。简单的终端并联匹配一般不用于TTL,COMS电路，因为他们无法提供强大的输出电流。 3.戴维南端接匹配： 一个电阻上拉，一个电阻下拉，通常采用R1/R2=220/330的比值。戴维南等效阻抗必须等于走线的特性阻抗。对于大多数设计R1>R2,否则TTL/COMS电路将无法工作。 优点：①适用于分布式负载； ②完全吸收发送波，消除反射。； 缺点：①增加系统电路的功耗； ②降低噪声容限；
cadence Allegro16.3约束规则
约束规则设置 约束管理器是一个交叉的平台，以工作簿和工作表的形式在 Cadence PCB设计流程中用于管理所有工具的高速电子约束。可以使用约束管理器和SigXplorer Expert 开发电路的拓扑并得出电子约束，可以包含定制约束、定制测量和定制激励。 所谓约束就是用户定义的限制条件，当在板上走线和放置元件时会遵守这些约束。电子约束（ECSets）就是限制PCB 上与电行为有关的对象，比如可以设置某个网络最大传输延迟为2ns。 以下图为一约束设置窗口。 一、说明 先解释一下约束的类型以及约束中用到的简写名词，如下图所示：
由众多nets或者buses、differential pairs、Xnet所组成的类，可对其赋予相似的约束。如下图所示。 2、NCC（Net Class-Class） 一般用在约束组与组之间的间距的时候使用，如下图。 3、DPr（Differential Pairs）差分对 一组差分对一般由两条Xnet或者net以差分走线的方式组成，如下图。差分对的形成有两种方式：一是由模型指定的差分对，再者就是由用户自己定义的差分对。 ?模型定义的差分对：可以在器件信号模型中指定差分对，可以使用PCB Design，PCB SI，SigXplores 来将模型 指定给相应的元件。
?用户定义的差分对：可以在约束管理器中 Net 一级的对象中创建差分对，可以灵活的更改差分对命名和更改差分对成员，但是没有模型指定差分对的精确性。 以下是设置差分对规则时，需要赋予约束的项。
针对以上约束中用到的一些约束点进行解释说明： 差分对的worksheets包含5个主要的约束目录： (1)Pin Delay 此值指一对网络之间管脚封装上的延迟，单位是时间ns 或者长度mil。 (2) 不耦合长度(Uncoupled Length) 不耦合长度约束是用来限制差分对的一对网络之间的不匹配长度。若“gather control”设置为ignore，则实际不不耦合长度不包括两个驱动和接收之间的耦合带之外的长度。若“gather control”设置为“include”，包含出芯片的这段不耦合长度。当不耦合(即在差分对刚刚从芯片出来的走线通常是不耦合的，不耦合有一定的长度)长度超过“max”时产生冲突。 (3)相位偏差(Static Phase Tolerance) 相位偏差约束确保差分对成员在转换时是同相和同步的。实际的数值(actual value)从长度上或者时间上反应了差分对成员之间的差值，当差值超出 tolerance 值时，就会有冲突。 (4)最小线间距(Min Line Spacing) 最小线间距约束指差分对之间的最小距离，如果小于设定的最小值则报错。添加的最小线间距约束值必须小于或者等于Primary Gap减去(-)Tolerance，并且也要小于或者等于Neck Gap减去(-)Tolerance。 (5)耦合参数(Coupling Parameters) 这里面包括6个部分需要设置。1、Primary gap ：设置的是差分对之间的边到边理想间距，(+/-)tolerance 值是允许Diff Pairs的偏差值，如果间距偏差在范围内，差分对被认为是耦合的；2、Primary width：差分对成员的理想宽度；3、Neck gap：约束的是最小允许的边到边的差分间距，当在密集区域走线时，可能切换到neck模式，最小可允许的gap 包括Neck Gap 减去(-)Tolerance，当差分对间距小于ECSet 指定给差分对网络的Min neck width 规则值时，Neck Gap 覆盖任何Primary Gap 值，确保 Neck gap 不要低于任何Min line spaing 值，如果设置了(-)tolerance 值，不需要定义Neck gap ，因为已经说明了需要的Neck gap。；4、Neck width：最小可允许的差分对宽度，当在比较密集的区域走线的时，可能需要切换到neck模式；5、(+)Tolerance；6、(-)Tolerance。 使用差分计算器可以完成综合线宽和线距的计算以获得特殊的差分阻抗。在约束管理器中右键点击Primary Gap，
差分线对在高速PCB中的应用
差分线对在高速PCB 中的应用 一、差分信号的概念 差分信号就是驱动端发送两个等值、反相的信号，接受端通过比较这两个新信号的电压的差值来判断逻辑状态是0还是1，而承载差分信号的那一对走线就是差分线。差分信号也称差动信号，用两根完全一样、极性相反的信号传输一路数据，依靠两根信号电平差进行判断，为了保证两根信号完全一致，在布线时要保持并行，线宽、线间距保持不变。 二、差分信号的优点 ① 很容易的识别小信号 因为你可以自己控制“基准”电压，从差分信号中恢复出来的信号在很大程度上与基准电压的精确值无关，而是在一个范围内。 ② 对外部电磁干扰高度免疫 因为干扰源几乎同时影响到差分信号的每一端，而差分信号通过电压差异判断逻辑电平，所以可以有效的抑制共模干扰。 ③ 在单电源系统中，能够精确地处理“双极”信号 在单电源系统中的双极信号，我们必须在地和电源干线之间建立一个虚地，用高于虚地的电压表示正极信号，低于虚地的电压表示负极信号，接下来，必须把虚地均匀的分布在整个系统中，而对于差分信号，我们不需要这样一个虚地，这就使我们处理和传播双极信号有一个高真度，而无须依赖虚地的稳定性。 三、差分线的阻抗匹配 差分线是分布参数系统，就像是河流一样，当信号在差分线中传输时，如果遇到不匹配的情况就会发生发射。信号反射在数字波形上主要表现为上冲、下冲和振铃现象。信号上升沿从驱动端经过差分传输线到接受端的频率响应为： 式中：G E 为驱动端端的电动势，G Z 为源端的内阻抗，0Z 为差分线之间的特性阻抗，1H (W)为传输线的系统函数，L Γ为信号接收端的反射系数，G Γ为信号驱动端的反射系数。 由上式可以看出传输线上的电压是由从信号源向负载传输的入射波河从负载向信号源传输的反射波的叠加，在这里我们只要保证信号接受端的反射系数为0，就可以避免信号因为反射造成的干扰，因为，如果接受端不存在反射现象，那么在驱动端就不会发生源端反射。可见，只要L Z 与0Z 相等就可以抑制反射干扰。
差分线
差分线对在高速PCB设计中的应用 时间:2007-04-28 来源: 作者:王延辉谢锘点击：3813 字体大小:【大中小】 摘要:在高速数字电路设计过程中，工程师采取了各种措施来解决信号完整性问题，利用差分线传输高速数字信号的方法就是其中之一。在PCB中的差分线是耦合带状线或耦合微带线，信号在上面传输时是奇模传输方式，因此差分信号具有抗干扰性强，易匹配等优点。随着人们对数字电路的信息传输速率要求的提高，信号的差分传输方式必将得到越来越广泛的应用。 1 用差分线传输数字信号 如何在高速系统设计中考虑信号完整性的因素，并采取有效的控制措施，已成为当今国内外系统设计工程师和PCB设计业界的一个热门课题。利用差分线传输数字信号就是高速数字电路中控制破坏信号完整性因素的一项有效措施。 在印刷电路板上的差分线，等效于工作在准TEM模的差分的微波集成传输线对，其中，位于PCB顶层或底层的差分线等效于耦合微带线；位于多层PCB的内层的差分线，正负两路信号在同一层的，等效于侧边耦合带状线，正负两路在相邻层的，等效于宽边耦合带状线。数字信号在差分线上传输时是奇模传输方式，即正负两路信号的相位相差180°，而噪声以共模的方式在一对差分线上耦合出现，在接受器中正负两路的电压(或电流)相减，从而可以获得信号，消除共模噪声。而差分线对的低压幅或电流驱动输出实现了高速集成功耗的要求。 2 差分线的阻抗匹配 差分线是分布参数系统，因此在设计PCB时必须进行阻抗匹配，否则信号将会在阻抗不连续的地方发生反射，信号反射在数字波形上主要表现为上冲、下冲和振铃现象。式(1)是一个信号的上升沿(幅度为E G)从驱动端经过差分传输线到接收端的频率响应： 其中信号源的电动势为E G，内阻抗为：Z G，负载阻抗为Z L；Hl(ω)为传输线的系统函数；ΓL和ΓG分别是信号接收端和信号驱动端的反射系数，由以下两式表示： 由式(1)可以看出，传输线上的电压是由从信号源向负载传输的入射波和从负载向信号源传输的反射波的叠加。只要我们通过阻抗匹配使ΓL和ΓG等于0，就可以消除信号反射现象。在实际工程应用中，一般只要求ΓL=0，这是因为只要接收端不发生信号反射，就不会有信号反射回源端并发生源端反射。 由式(3)可知，如果ΓL =0，则必须Z L=Z0，即传输线的特性阻抗等于终端负载的电阻值。传输线的特性阻抗可以由有关软件计算出来，它和差分线的线宽、线距及相邻介质的介电常数有关，一般把差分线的特性阻抗控制在100Ω左右。值得注意的是，一个差分信号在多层PCB的不同层传输时(特别是内外层都走线时)，要及时调整线宽线距来补偿因为介质的介电常数变化带来的特性阻抗变化。终端负载电阻的控制要根据不同的逻辑电平接口，来选择适当的电阻网络和负载并联，以达到阻抗匹配的目的。 3 差分线的端接 差分线的端接要满足2方面的要求：逻辑电平的工艺要求和传输线阻抗匹配的要求。因此，不同的逻辑电平工艺要采用不同的端接。本文主要介绍2种常见的适于高速数传的电平的端接方法： ①LVDS电平信号的端接。
等长-差分对布线实现等长的方法和步骤
差分对布线实现等长的方法和步骤 一、埋盲孔设置 在高密度板子布线中，采用埋盲孔技术可以有效的增加布线空间和提高布通率。Altium Designer 6中，埋盲孔的设置是通过设定钻孔对来实现的。在PCB编辑界面下，选择菜单Design\Layer Stack Manager，就会出现下图的对话框。在这个对话框中我们可以设置板子的信号层、电源层、中间介电层的厚度和层叠关系。我们还可以设置中间介电层的介电常数。此外，我们还可以设置钻孔对，即允许相互之间钻孔的层对关系。如果从顶层或底层钻孔到中间层，就叫做埋孔；在两个中间层之间钻孔，就叫做盲孔。 点击“Configure Drill Pairs”按钮，我们就打开了钻孔对设置界面。如下图所示。选择正确的起始层和结束层，我们就完成设定完成了一组钻孔对地设置工作。我们可以根据布线的需要设置很多组这样的钻孔对。
二、差分对布线规则设定 在Altium Designer 6中，你可以选择采用把差分对信号分类（Classes）方式进行布线规则设定。此外Altium Designer 6 还为您提供了差分对编辑器，不仅可以编辑差分对信号， 而且还提供了布线规则向导。
我们点击窗口右下角的“PCB”，并且选择“PCB”来打开PCB窗口。在PCB窗口的下拉菜单中选择“Differential Pairs Editor”，然后选择“Designator”窗口中用“Ctrl+A”命令选中所有的差分对信号。点击“Rule Wizard”，“Differential Pair Rule Wizard”窗口就会弹出来。 我们根据向导指示可以分别设定与差分对布线相关的差分对的走线宽度、等长和布线间距等规则。
常见的阻抗匹配方式
常见的阻抗匹配方式 1、源端串联匹配 在信号源阻抗低于传输线特征阻抗的条件下，在信号的源端和传输线之间接一个电阻R，使源端的输出阻抗与传输线的特征阻抗相匹配，抑制从负载端反射回来的信号发生再次反射。 匹配电阻选择原则，匹配电阻值与驱动器的输出阻抗之和等于传输线的特征阻抗，常见的COMS和TTL驱动器，其输出阻抗会随信号的电平大小变化而变化。因此，对TTL或CMOS电路来说，不可能有十分正确的匹配电阻，只能这种考虑。链状拓扑结构的信号王不适合使用串联终端匹配，所有负责必须接到传输线的末端。 串联匹配是最常用的终端匹配方法。它的优点是功耗小，不会给驱动器带来额外的直流负载，也不会在信号和地之间引入额外的阻抗，而且只需要一个电阻元件。 常见应用：一般的CMOS、TTL电路的阻抗匹配。USB信号也采样这种方法做阻抗匹配。 2、并联终端匹配 在信号源端阻抗很小的情况下，通过增加并联电阻使负载端输入阻抗与传输线的特征阻抗相匹配，达到消除负载端反射的目的。实现形式分为单电阻和双电阻两种形式。 匹配电阻选择原则：在芯片的输入阻抗很高的情况下，对单电阻形式来说，负载端的并联电阻值必须与传输线的特征阻抗相近或相等;对双电阻形式来说，每个并联电阻值为传输线特征阻抗的两倍。 并联终端匹配优点是简单易行，而易见的缺点是会带来直流损耗：单电阻方式的直流功耗与信号的占空比紧密相关；双电阻方式则无论信号是高电平还是低电平都有直流功耗，但电流比单电阻方式少一半。 常见应用：以高速信号应用较多 （1）DDR、DDR2等SSTL驱动器。采用单电阻形式，并联到VTT（一般为IOVDD的一半）。其中DDR2数据信号的并联匹配电阻使内置在芯片中的。 （2）TMDS等高速串行数据接口。采用单电阻形式，在接受设备端并联到IOVDD，单端阻抗为50欧姆（差分对间为100欧姆）。 3.RC匹配 4.二极管匹配
戴维南端接匹配简易阻抗匹配方法
戴维南端接匹配简易阻抗匹配方法 在高速的设计中，阻抗的匹配与否关系到信号的质量优劣。阻抗匹配的技术可以说是丰富多样，在此只对几种简单常用的端接方法进行介绍。为什么要进行阻抗匹配呢？无外乎几种原因，如减少反射、控制信号边沿速率、减少信号波动、一些电平信号本身需要等等。 端接阻抗匹配一般有5种方法： 1.源端串联匹配， 2.终端并联匹配， 3.戴维南匹配， 4.RC网络匹配， 5.二极管匹配。 1.串联端接匹配： 一般多在源端使用，Rs（串联电阻）= Z0（传输线的特性阻抗）- R0(源阻抗）。例如：若R0为22,Z0为55Ω，则Rs应为33Ω。 优点：①器件单一； ②抑制振铃，减少过冲； ③适用于集总线型负载和单一负载； ④增强信号完整性，产生更小EMI。 缺点：①当TTL,CMOS器件出现在相同网络时，串联匹配不是最佳选择； ②分布式负载不是适用，因为在走线路径的中间，电压仅是源电压的一般； ③接收端的反相反射仍然存在； ④影响信号上升时间并增加信号延时。 2.并联端接匹配：
此Rt电阻值必须等于传输线所要求的电阻值，电阻的一端接信号，一端接地或电源。简单的终端并联匹配一般不用于TTL,COMS电路，因为在高逻辑状态时，此方法需要较大的驱动电流。 优点：①器件单一； ②适用于分布式负载； ③反射几乎可以完全消除； ④电阻阻值易于选择。 缺点：①此电阻需要驱动源端的电流驱动，增加系统电路的功耗； ②降低噪声容限。 此电阻值必须等于传输线所要求的电阻值。电阻的一端接信号，一端接地。简单的终端并联匹配一般不用于TTL,COMS电路，因为他们无法提供强大的输出电流。 3.戴维南端接匹配： 一个电阻上拉，一个电阻下拉，通常采用R1/R2 = 220/330的比值。戴维南等效阻抗必须等于走线的特性阻抗。对于大多数设计R1>R2,否则TTL/COMS 电路将无法工作。 优点：①适用于分布式负载； ②完全吸收发送波，消除反射。； 缺点：①增加系统电路的功耗； ②降低噪声容限； ③使用两个电阻，增加布局、布线难度； ④电阻值不易于选择。 4.RC网络匹配：