VHDL移位相加8位硬件乘法器电路设计

课程名称：EDA技术实验实验名称：移位相加8位硬件乘法器电路设计

一、实验目的：

1、学习移位相加8位硬件乘法器电路设计；

2、进一步提高学生应用EDA技术进行项目设计的能力。

二、实验原理

纯组合逻辑结构构成的乘法器虽然工作速度比较快，但过于占用硬件资源，难以实现宽位乘法器；基于PLD器件外接ROM九九表的乘法器则无法构成单片系统，也不实用。本实验由8位加法器构成的以时序逻辑方式设计锝位乘法器，具有一定的实用价值。其原理是：乘法通过逐位相加原理来实现，从被乘数的最低位开始，若为1，则乘数左移后与上一次的和相加；若为0，左移后以全0相加，直至被乘数的最高位。

三、实验内容

1、打开Q 软件，新建VHDL程序输入文件，用VHDL语言设计乘法器的各个模块：LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

ENTITY SREG8B IS

PORT ( CLK : IN STD_LOGIC;

LOAD : IN STD_LOGIC;

DIN : IN STD_LOGIC_VECTOR(7 DOWNTO 0);

QB : OUT STD_LOGIC );

END SREG8B;

ARCHITECTURE behav OF SREG8B IS

SIGNAL REG8 : STD_LOGIC_VECTOR(7 DOWNTO 0);

BEGIN

PROCESS (CLK,LOAD)

BEGIN

IF LOAD = '1' THEN REG8 <= DIN;

ELSIF CLK'EVENT AND CLK = '1' THEN

REG8(6 DOWNTO 0) <= REG8(7 DOWNTO 1);

END IF;

END PROCESS;

QB <= REG8(0);

END behav;

图1.1 8位右移寄存器

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

USE IEEE.STD-LOGIC_UNSIGNED.ALL;

ENTITY ADDER8 IS

PORT(B,A : IN STD_LOGIC_VECTOR(7 DOWNTO 0);

S : OUT STD_LOGIC_VECTOR(8 DOWNTO 0));

END ADDER8;

ARCHITECTURE behav OF ADDER8 IS

BEGIN

S <= '0'&A+B;

END behav;

图1.2 8位加法器

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

ENTITY ANDARITH IS

PORT ( ABIN : IN STD_LOGIC;

DIN : IN STD_LOGIC_VECTOR(7 DOWNTO 0);

DOUT : OUT STD_LOGIC_VECTOR(7 DOWNTO 0)); END ANDRITH;

ARCHITECTURE behav OF ANDARITH IS

BEGIN

PROCESS(ABIN,DIN)

BEGIN

FOR I IN 0 TO 7 LOOP

DOUT(I) <= DIN(I) AND ABIN;

END LOOP;

END PROCESS;

END behav;

图1.3 选通与门模块

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

ENTITY REG16B IS

PORT ( CLK,CLR : IN STD_LOGIC;

D : IN STD_LOGIC_VECTOR(8 DOWNTO 0);

Q : OUT STD_LOGIC_VECTOR(15 DOWNTO 0)); END REG16B;

ARCHITECTURE behav OF REG16B IS

SIGNAL R16S :STD_LOGIC_VECTOR(15 DOWNTO 0); BEGIN

PROCESS(CLK,CLR)

BEGIN

IF CLR = '1' THEN R16S <= (OTHERS =>'0');

ELSIF CLK'EVENT AND CLK = '1' THEN

R16S(6 DOWNTO 0) <= R16S(7 DOWNTO 1);

R16S(15 DOWNTO 7) <= D;

END IF;

END PROCESS;

Q <= R16S;

END behav;

图1.4 16位锁存器

2、对各个模块进行编译并打包成电路元件，如上图1所示。

3、调用刚刚设计好的各底层电路元件，并连线，如图2所示。

图2 电路原理图

4、新建波形图文件，并加载引脚，设置输入信号波形，进行仿真。仿真结果如图3所示。

图 3 仿真波形图