VHDL实现16位全加器.doc
VLSI 电路和系统设计
设计题 2：CMOS数字集成电路设计用 VHDL 语言实现十六位全加器
：托列吾别克·马杰尼
班级：电路与系统 01 班
学号： 1
2013/11/24
基于 VHDL 的 16 位全加器的设计
1.1设计题目的容及要求
1.1.1目的：
CMOS 数字集成电路设计流程及数字集成电路自动化设计，包括功能验证、 VHDL/Verlog建模、同步电路设计、异步数据获取、能耗与散热、信号
完整性、物理设计、设计验证等技术
1.1.2容：
主要实验容是用0.18μm 数字 CMOS 工艺， VHDL
或 Verlog 设计一个
16 位全加器，用 Synthesis仿真工具验证功能，电路合成，及性能检测。
1.1.3主要测试参数及指标围:
16 位的全加器主要的设计指标是高于1GHz 的频率，功耗，物理面积
大小等参数。
1.2全加器的组成和原理分析
全加器是常用的组合逻辑模块中的一种，对全加器的分析和对组合逻辑电路的分析一样。组合逻辑电路的分析，就是找出给定电路输入和输出之间的逻
辑关系，从而了解给定逻辑电路的逻辑功能。组合逻辑电路的分析方法通常采
用代数法，一般按下列步骤进行：
（1）根据所需要的功能，列出真值表。
（2）根据真值表，写出相应的逻辑函数表达式。
（3）根据真值表或逻辑函数表达式，画出相应的组合逻辑电路的逻辑图
[1]。
（4）用 VHDL 编写程序在 QUARTUSⅡ上进行模拟，并分析结果的正确性。
1.3 全加器简介
全加器是组合逻辑电路中最常见也最实用的一种，考虑低位进位的加法运
算就是全加运算，实现全加运算的电路称为全加器。它主要实现加法的运算，其
中分为并行全加器和串行全加器，所谓并行就是指向高位进位时是并行执行的，
而串行就是从低位到高位按顺序执行，为了提高运算，必须设法减小或消除由于
进位信号逐级传递所消耗的时间，为了提高运算速度，制成了超前进位
加法器，这是对全加器的一种创新[2]。
1.3.1半加器的基本原理
如果不考虑有来自低位的进位将两个 1 位二进制数相加，称为半加。实现半加运算的电路称为半加器。
按照二进制加法运算规则可以列出如表 2 所示的半加器真值表，其中A、 B 是两个加数， S 是相加的和， CO 是向高位的进位。将S、CO 和 A、B 的关系写成逻辑表达式则得到
S=A B+A B=A+B
CO=AB
输入输出
A B S CO
0 0 0 0
0 1 1 0
1 0 1 0
1 1 0 1
表 1 半加器的真值表
因此，半加器是由一个异或门和一个与门组成的，如图 1 所示。
AND2
a INPUT
OUTPUT co
VCC
inst
XOR
OUTPUT so
b INPUT
VCC
inst1
图 1 半加器原理图
1.3.2 一位全加器的原理
全加器执行加数，被减数和低位来的进位信号相加，并根据求和结果给出该进位信号。
(1)根据全加器所需要的功能，我们可以设计出一位全加器的组合逻辑
框图。如图 2 所示。
=
≥
&&=
图 2 一位全加器的逻辑图
(2)根据逻辑图我们可以写出各个器件的逻辑功能。
C=XYC+X YC +XYC +X YC =(X +Y)C +XY
i i i i-1i i i-1i i i-1i i i-1i ○i i-1i i
F =XYC +XYC +XYC +XYC =X +Y+C
i i i i-1i i i-1i i i-1i i i-1i○i○i-1
(3)由上面可得。 X i和 Y i为两个输入的一位二进制书，C i-1为低位二进制数相加的进位输出到本位的输入，则F i为本位二进制数X i、 Y i和低位进位输入C i-1 的相加之和， C i为 X i、 Y i和低位进位输入C i-1相加向高位的进位输出。因此，该
电路可以完成一位二进制数全加的功能，称为全加器。此电路的真值表如表 2 所示。
X i Y i C i-1F i C i
00000
01010
10010
1100 1
00110
0110 1
1010 1
1111 1
表 2 一位全加器真值表
1.4 十六位全加器的设计
设计 16 位的全加器思路非常简单且清晰，第一种方法就是先设计一个半加
器和一个或门，然后两个半加器合并成一个一位的全加器，最后用16 个一位的全加器组合成为一个16 位的全加器；第二种方法就是先设计一个一位的全加
器，然后在用 16 个串联或并联就组成了一个16 位的全加器，而本次设计采用
采用的是第一种方法。
图 3 一位全加器的级联原理图
十六位全加器有十六个一位全加器的级联组成的，最低位的借位信号时整
个全加器的借位信号Cin,最高位的进位信号是十六位全加器的进位信号，每位
之间通过进位信号，两个十六位加数的每一位并联输入，和数 SUM 的每一位并联输出，完成两个十六位的数的加法。
1.5 用 VHDL 编写代码实现 16 位全加器
本次实验使用Altera FPGA/CPLD 的开发工具Quartus Ⅱ，利用编写VHDL 代码设计方法设计一个 16 位加法器，并用 Quartus 的综合仿真工具实现
电路的综合，电路功能的验证，并最后查看综合后的 RLT 电路框图来验证设计与原逻辑设计符不符合要求，我们还可以借用powerplay 功率分析工具对设计后的电路进行功耗分析。
本次设计有一个顶层模块（ 16 位全加器）和三个底层模块，它们分别为一
位全加器和组成一位全加器的半加器模块和或门模块。因此我们要用从底层到
顶层的设计思路，以半加器 + 或门—— > 一位全加器—— >16 位全加器的为设计顺序。
以下为半加器和活门的VHDL 程序代码
（1）半加器的 VHDL 代码
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;
entity h_adder is
port(a,b:in std_logic;
co:out std_logic;
so:out std_logic
);
end h_adder;
architecture one of h_adder is
begin
so<=a xor b;
co<=a and b;
end one;
（2）或门的 VHDL 代码
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;
entity or2a is
port(a,b:in std_logic;
c:out std_logic
);
end or2a;
architecture one of or2a is
begin
c<=a or b;
end one;
由全加器的逻辑图可以看出，全加器由两个半加器和一个或门组成。在VHDL语言中我们可以在一个模块的代码中用component 语句调用低层的模块。这样可以避免写更多的繁琐的代码，也可以提高程序的可读性，也有利于
实际电路在延时等关键技术性问题上的优越性。
（3）一位全加器的 VHDL 代码
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;
entity f_adder is
port(ain:in std_logic;
bin:in std_logic;
cin:in std_logic;
coutf:out std_logic;
sumf:out std_logic
);
end f_adder;
architecture one of f_adder is
component h_adder
port(a:in std_logic;
b:in std_logic;
co:out std_logic;
so:out std_logic
);
end component;
component or2a
port(a:in std_logic;
b:in std_logic;
c:out std_logic
);
end component;
signal d,e,f:std_logic;
begin
u1:h_adder port map(a=>ain,b=>bin,co=>d,so=>e);
u2:h_adder port map(a=>e,b=>cin,co=>f,so=>sumf);
u3:or2a port map(a=>d,b=>f,c=>coutf);
end one;
从上述的设计思路中和全加器的级联设计方案中看到，实现16 位全加器的关键是实现每级全加器到下一级全加器的信号的控制，以此实现模块之间的协
调和整个系统的稳定性。在实现16 加法器中我们同样用上述的component 语
句，在顶层中调用底层的模块，并巧妙地实现每个模块之间的级联。以下为一
种设计法方案。
（4）16 位加法器的 VHDL 代码
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity new_adder16 is
port(a:in std_logic_vector(15 downto 0);
b:in std_logic_vector(15 downto 0);
cin:in std_logic;
sum:out std_logic_vector(15 downto 0);
cout:out std_logic
);
end;
architecture one of new_adder16 is component f_adder
port(ain:in std_logic;
bin:in std_logic;
cin:in std_logic;
coutf:out std_logic;
sumf:out std_logic
);
end component;
signal temp:std_logic_vector(16 downto 0); begin
temp(0)<=cin;
add:for i in 0 to 15 generate
loopadd:f_adder port map(ain=>a(i),
bin=>b(i),
cin=>temp(i),
coutf=>temp(i+1),
sumf=>sum(i)
);
end generate add;
cout<=temp(16);
end one;
上述代码中用for generate循环语句和component 语句的调用语句实现15 位信号的加法。因为for generate不像 for .loop 那样顺序执行而是并行执行的，使用了 for...loop，所以对应 RTL Viewer 就比较复杂，所以for generate语句更有效。
2.1用 QuartusII 实现 16 位全加器电路的综合仿真
1）以 new_adder16为工程名新建一个工程 ,我们可以预先设置硬件的选择，
本次设计用 MAX 系列芯片。
2)新建四个 VHDL 文件，分别编写进上四个模块的 VHDL 代码。顶层模块的
文件名要工程名一致，在此为 new_adder16.vhd.其余的文件名跟模块名要一致，以便于以后的综合和验证过程的调试。
3）实现编译和综合，若无误则可以仿真了，综合后Quartus 软件给出设计中所用到的逻辑单元，引脚等信息，如图 4 所示。
图 4综合后的元素和管脚使用情况
本次设计中我们用到32 个逻辑元素和50 个管脚。
4）Quartus II 置波形编辑程序（Waveform Editor）可以生成和编辑波形设
计文件，从而设计者可观察和分析模拟结果。 Quartus II 中的仿真包括功能仿真和时序仿真，功能仿真检查逻辑功能是否正确，不含器件的实际延时分析；时
序仿真检查实际电路能否达到设计指标，含器件的实际延时分析。两种仿真操
作类似，只需在 Tools 菜单中选择 Simulater Tool，在其 Simulater mode中进行选择即可
在功能仿真之前我们需要生成功能仿真网表（ functional simulation netlist），否则仿真中会报错。本次设计用随机信号进行仿真，输入输出信号都
用 16 进制数表示。还有，在仿真前要建立波形文件 VWF 文件，该文件全称是矢量波形文件 (Vector Waveform File)，是 Quartus II 中仿真输入、计算、输出数据的
载体。
首先要对电路进行功能仿真，以此验证设计是否符合要求。功能仿真的结
果如图 5 所示
图 5功能仿真结果
从结果可以看出，本次设计在功能上能实现16 为数的相加，进位信号Cout 也能正常实现进位。在此设计信号的周期为16ns。
通过功能仿真我们可以初步了解电路的功能，并验证设计结果与实际要否
符合。因为设计出来的电路要通过硬件实现相应的功能，而实际硬件中模块的
延时时间比较大，所以验证电路的功能往往不够的，我们还要验证电路在有延
时的条件下能否正常工作，这是eda 电路设计过程的重要技术指标之一，所以我们要以严格的实际条件下考验我们的设计方案，以此求得比较符合设计要求
的设计方案。
这次设计的时序仿真结果如图 6 所示
图 6 时序仿真的结果
由图可以看到，相邻输出信号之间的延时比较大，此延时引起的信号失真
也比较大，我们可以调大信号的周期来减少信号失真引起的干扰。
2.2 RLT viewer工具的使用
RTL View 也就是通常所讲的能够查看VHDL 或者 Verilog HDL 对应的电路原理图。这个功能对于使用HDL 进行逻辑设计的人员还是很有用的，一方面可
以充分理解 HDL 和硬件电路的对应关系，另一方面可以更加方便的查找设计中
的错误。在将 VHDL 设计编译完成以后，点击菜单Tools>RTL Viewer，即可看到所对应的原理图，本次设计的RTL 电路图如图 7 所示
图 7 RLT 电路图
上图中，可以看到16 个一位全加器级联，最后组成16 为全加器，这个结果跟我们设计要求相符合。用RLD 还可以看到底层模块的电路逻辑图，以下为
通过 RLT viewer 全加器，半加器，和或门看到的各级模块的逻辑电路图。
图 8 一位全加器电路图
一位全加器有两个半加器和一个或门组成。以下为上图中h_adder和 or2a 的详细电路框图。
图 9 半加器 h_adder
图 10 或门 or2a
2.4 通过 powerplay功率分析仪分析功耗
Quartus II Powerplay 功耗分析工具提供的界面使用者能够在设计过程中，估计静态和动态功耗。 Powerplay Power Analyzer 进行适配后功率分析，产生高亮的功耗报告，显示模块类型和实体，以及消耗的功率
本次设计的电路通过Powerplay分析后的功耗报告如图11 所示
图 11 功耗分析结果
图中显示了总热功耗为 203.54mW，核心动态热功耗为 23.27mW，核心统计热功耗为 39.61mW，I/O 热功耗为 140.65mW。这个对电路在硬件实现之前的预功率分析，有助于设计员根据结果调整设计方案，以此实现电路在功耗方面达到全面优化。
2.5总结
通过此次设计对全加器器的设计和实现，确实积累和总结了不少的经验，
锻炼了我的独立工作和实际动手能力，加深了对计算机中的全加器工作原理的
认识，提高了对复杂的综合性实践环节具有分析问题、解决问题、概括总结的
实际工作能力，对涉及全加器项目的开发、设计过程有初步认识。
经过调试和综合，用门电路设计的 16 位全加器基本设计完毕。其功能基本符合项目需求，能够完成 16 位进位加法的运算。但是由于本人在数字电路设计
和 VHDL 语言方面的知识不够深，还有许多不尽如人意的地方，其中最大的缺憾就是没有建立 16 位全加器的真值表，由于工作量太过庞大，无法完成，所以还
有待于进一步完善其功能。但我从中学到了不少的道理，真正的理解到，理论与实践之间还是有很大的距离，这必将有利于我们以后的学习。使我明白，在以后的学习中，要不断的完善自己的知识体系结构，注意理论与实践的结
合，学知识关键是要学活，而不能死记死搬书本上的知识，关键是要会灵活应用，这样所学到的东西才真正的学以致用，才达到了学习的真正目的！
在本次课题程序设计中，我们学到了很多东西，通过本次课题程序设计，
无论在理论上还是在实践中，我们的计算机应用水平得到了很大的提升，这对
于今后的工作和学习都是一种巨大的财富。也使我们明白，在以后的学习中，
要不断的完善自己的知识体系结构，注意理论与实践的结合，学知识关键是要
学活，而不能死记死搬书本上的知识，关键是要会灵活应用，这样所学到的东
西才真正的学以致用，才达到了学习的真正目的。