基于FPGA数字示波器设计
摘要
高速数字化采样技术和FPGA技术的发展，已经开始对传统测试仪器，包括现有的数字化仪器发展产生着深刻的影响，对传统仪器体系结构，传统测量方法，传统仪器的定义和分类等都将产生深刻的变革。
近几年来，数字仪器通常采用DSP或FPGA结构，从信息处理技术的发展上看，以FPGA为基础的软件硬件化是其重要的发展方向，本文设计的基于FPGA 的数字示波器，是由单片机和FPGA相结合的方式组成，即用单片机完成人机界面，系统调控，用FPGA完成数据采集，数据处理等功能。由通道输入调整，数据采集，数据处理，波形显示和操作界面等功能模块组成，系统中的数据采集及数据处理模块，采用了FPGA内制的RAM IP核，使系统的工作频率基本不受外围器件影响。设计中采用了自顶向下的方法，将系统按逻辑功能划分模块，各模块使用VHDL语言进行设计，在ISE中完成软件的设计和仿真
关键词：FPGA 数字示波器数字采样
Abstract
High-speed digital sampling and FPGA technology has begun to influnence the development of traditional test equipment, including existing digital instruments , the architecture of traditional instruments, traditional measurement methods, definition and classification of traditional instruments and so will produce profound changes.
In recent years, independent instrument is made up of DSP or FPGA structure, from the point of information processing technology development, to FPGA based hardware of software is an important direction of development, the paper design FPGA-based digital oscilloscope, which combines a single chip and FPGA , namely, with a microcontroller for interface and system control, with the FPGA for data acquisition, data processing and other functions. It is made up of adjustable channel input, data acquisition, data processing, waveform display and user interface features such as modules, the system of data collection and data processing module, using the FPGA within the system RAM IP core, which make a great significance on the data processing speed and real-time entry requirements. Using top-down approach, the system is logical and functional modules, each module is designed using the VHDL language, completed in the ISE software .
Keywords: FPGA，Digital Oscilloscope，Digital Sampling
目录
摘要 (1)
第一章绪论 (3)
1.1研究概况与意义 (3)
1.2 主要工作 (4)
第二章数字示波器的工作原理 (5)
2.1 工作原理框图 (5)
2.1.1 数字示波器系统框图 (5)
2.2 采样定理 (6)
2.2 频率测量 (6)
2.3.1高频双计数器测量方法 (7)
2.3.2大范围双计数器测量法 (7)
2.3.3 等精度测量法 (8)
2.4扫描速度 (8)
第三章硬件电路 (9)
3.1 系统组成结构 (9)
3.2放大电路 (10)
3.2.1程控衰减放大器电路 (11)
3.2.1 ADS830的应用 (12)
3.2.2 放大器AD603介绍 (12)
3.3整形电路 (15)
3.3.1信号整形电路设计 (15)
3.4采样与保持电路 (16)
3.4.1 随机采样 (16)
3.4.2 采样与保持电路设计 (16)
3.5 数据采集电路 (17)
3.5.1 FIFO的选择 (17)
3.5.2 随机采样展宽电路 (17)
3.6 电路的保护及滤波处理 (18)
第四章 FPGA软件设计及仿真 (19)
4.1分频电路及产生A/D转换器的控制信号 (19)
4.2 FIFO功能单元设计 (20)
4.3双口RAM (21)
4.3液晶显示及键盘模块 (21)
4.4系统软件住程序设计 (21)
第五章实验结果 (23)
5. 1 垂直灵敏度测试 (23)
5. 2 水平扫描速度的测试 (23)
总结 (24)
参考文献 (25)
致谢 ............................................................................................... 错误!未定义书签。
第一章绪论
与传统模拟示波器相比,数字示波器不仅具有可存储波形、体积小、功耗低,使用方便等优点,而且还具有强大的信号实时处理分析功能。在电子测量领域,数字示波器正在逐渐取代模拟示波器。但目前我国使用高性能数字存波器主要依靠国外产品,而且价格昂贵。因此研究数字示波器具有重要价值。借于此，提出了一种简易数字存储示波器的设计方案,经测试,性能优良。
高速数字化采集技术和FPGA技术的发展已经对传统测试仪器产生了深刻的影响。数字示波器是模拟示波器技术、数字化测量技术、计算机技术的综合产物，他主要以微处理器、数字存储器、A/D转换器和D/A转换器为核心，输入信号首先经A/D转换器转换成数字信号，然后存储在RAM中，需要时再将RAM中的内容读出，经D/A转换器恢复为模拟信号显示在示波器上，或者通过接口与计算机相连对存储的信号作进一步处理，这样可大大改进显示特性，增强功能，便于控制和智能化。这种数字示波器中看到的波形是由采集到的数据经过重构后得到的波形，而不是加到输入端上信号的波形。本文采用基于FPGA的方式进行数据采集、数据处理等功能的设计。这种设计方案在高速数据采集上具有很多优点，如体积小、功耗低、时钟频率高、内部延时小、全部控制逻辑由硬件完成等，另外编程配置灵活、开发周期短、利用硬件描述语言来编程，可实现程序的并行执行，这将会大大提高系统的性能，有利于在系统设计和现场运行后对系统进行修改、调试、升级等。FPGA编程实现测频、键盘扫描、显示驱动、波存储控制等功能。单片机控制整个系统键盘和显示模块实现人机交互，通过面板按键可调整波形显示方式。
1.1研究概况与意义
数字示波器自上个世纪七十年代诞生以来，其应用越来越广泛，已成为测试工程师必备的工具之一。随着近几年来电子技术取得突破性的发展，全世界数字示波器市场进一步扩大，而作为在世界经济发展中扮演重要角色的中国，飞速发展的电子产业也催生了更庞大的数字示波器需求市常面对如此庞大的市场，世界以及中国本土示波器制造商一方面增强中国市场的进军力度，另一方面也紧贴市场的需求，最大程度的满足用户的实际使用需求。目前新的技术应用越来越多，测试要求也越来越高，谁能不断满足用户不断变化的测试需求，谁就能赢得市常不断满足行业应用新标准一些业内主要厂商，例如微软，Intel,三星或者西门子等等，他们在实现各自的远景目标过程中都会借助很多的行业新标准。在很多生产领域，数字产品离不开模拟产品的配合，各种新型应用对模拟产品提出了新要求，
同时也影响着模拟产品的发展方向。以目前市场热点3G手机为例，其实数字算法问题早已解决，但电源待机时间。声音效果。背光等还不能满足用户的需求，而这些都属于模拟技术的范畴。现如今，数字示波器已经逐渐取代模拟示波器。目前,国内具有自主知识产权的数字示波器还非常少,高昂的价格阻碍了数字示波器在生产试验中的广泛应用。
随着电子科学技术的发展,作为常用的检测工具,示波器也在不断发展着。随着数字技术的采用,示波器成为集显示、测量、运算、分析、记录等各种功能于一体的智能化测量仪器。因此本文提出一种基于FPGA的数字示波器的设计，实现基于FPGA数字示波器设计，编写设计程序，完成功能仿真。本课题提供了一种基于FPGA的数字示波器，该数字示波器包括前端模拟信号处理模块、单片机模块、显示模块和键盘输入模块。这种设计方案具有很多优点，如体积小、功耗低、时钟频率高、内部延时小、全部控制逻辑由硬件完成等，另外编程配置灵活、开发周期短、利用硬件描述语言来编程，可实现程序的并行执行，这将会大大提高系统的性能，有利于在系统设计和现场运行后对系统进行修改、调试、升级等。
1.2 主要工作
本设计要求深入了解数字示波器的原理，实现基于FPGA数字示波器设计以及编写设计程序，完成功能仿真。具体要完成以下三点：
1.前端模拟信号处理模块、单片机模块、显示模块和键盘输入模块。
2.FPGA编程实现测频、键盘扫描、显示驱动、波形存储控制等功能
3.单片机控制整个系统键盘和显示模块实现人机交互，通过面板按键可调整波形显示方式。
本设计要在了解数字示波器的功能以及国内外研究概况的基础上，学习相关知识，完成以FPGA和A VR单片机为核心的硬件电路设计，以及软件编程，并得出结论。
第二章数字示波器的工作原理
2.1 工作原理框图
数字示波器主要由程控放大(衰减)电路、高速采样电路、FIFO存储器、时钟分时电路和控制器FPGA电路构成。数字示波器系统框图如图2.1.1所示,其中FPGA-XC3S400构成控制器,信号从探头输入,进入程控放大(衰减)电路进行放大(衰减),再对被放大(衰减)的信号进行电平调整后送入高速AD转换器对信号进行采样,采样所得的数据存入FIFO存储器中,当FIFO存满后通知FPGA,FPGA从FIFO 存储器中读出数据进行处理[3],将波形显示在LCD模块上。时钟电路为高速AD转换器和FIFO存储器提供从600 Hz~60 MHz之间8种不同的频率信号,作为不同水平扫描时的采样时钟频率。程控衰减放大器电路输出的信号一路送入高速ADC采样,另一路送入整形电路对输入信号进行整形,送入FPGA进行频率测量。程控衰减放大器电路的放大(衰减)倍数和时钟电路的输出频率均由FPGA控制。FPGA以被测信号的频率、程控放大器的放大倍数和时钟电路的输出频率
等这些数据作为频率、水平扫描、灵敏度和峰峰值计算、显示的依据。
示波器探头程控衰减放大电路
320x240液晶
显示
XC3S400
（FPGA）FIF0高速DAC采
样
时钟分时电路
按键电路
2.1.1 数字示波器系统框图
2.2 采样定理
在进行模拟/数字信号的转换过程中，当采样频率fs.max大于信号中，最高频率fmax的2倍时，即：fs.max>=2fmax,则采样之后的数字信号完整地保留了原始信号中的信息，一般实际应用中保证采样频率为信号最高频率的5～10倍；采样定理又称奈奎斯特定理。
在数字示波器技术中.常用的采样方法有两种:实时采样和等效采样。实时采样通常是等时间间隔的，它的最高采样频率是奈奎斯特极限频率.等效采样(EquivalentS吻pljng)是指对事个信号周期连续采样来复现一个信号波形，采样系统能以扩展的方式复现频率大大超过奈奎斯特极限频率的信号波形.
等效采样主要有两种方式:一、随机等效采样方式;二、顺序等效采样方式.本设计用的是顺序等效采样方式。在周期信号的基础上，顺序等效采样每次采样都由某一触发信号来启动，每次采样时刻相对于触发信号都由一个时间步进，而步进两又按照顺序依次有规律的递增，这样，每次采样点相对于触发信号的位t都在按顺序改变.将所有采样之全部取得后，将样本按顺序进行组合，即得到采样结果.
实时采样是在信号的存在周期进行采样。由采样定理,采样速率必须高于信号最高频率的2 倍。对周期正弦信号,一个周期内至少应该有两个采样点。等效时间采样指对每个周期仅采样一个点,每一次采样比上一次样点的位置延迟△t 时间,经过若干个周期后就可对信号各个部分采样一遍。所以我们在50 KHz 以下采用实时采样的方法;50 KHz 以上采用等效采样的方法。
2.2 频率测量
数字频率采集过程相当简单。对低频信号来说，采用一个计数器或时基就足够了。输入信号的上升沿触发时基开始计数。因为时基的频率是已知的，输入信号的频率就可以很简单的计算出来（见图2.2）。
period
Input Signal
Internal
......
Timebase
图2.2. 数字信号相对于内部时基（单计数器获取低频）
当数字信号的频率很高或是变化的，最好采用以下介绍的两种双计数器法。需要注意的是，两种方法种具有相同的硬件局限性，即所要测量的频率不能超过计数器支持的最大输入频率，但可以超过内置的时基频率。
2.3.1高频双计数器测量方法
高频信号测量需要两个计数器。一对（两个）计数器产生用户指定周期的脉冲列，测量时间（见图2.3）远大于待测信号，但又要尽量小，以避免计数器翻转。
............Measurement Time
Internal
Timebase
Internal
Signal
Input
Signal
图2.3.数字信号频率的双计数器法测量法（用于测量高频信号）
内置信号的测量时间为内置时基的整数倍。在一定的时间间隔内测量输入信号的振荡次数，而间隔时间由内置信号提供。将振荡次数除以间隔时间就能够得到输入信号的频率。
2.3.2大范围双计数器测量法
对于频率变化的信号来说，这一双计数器方法在整个信号范围内提供更高的精度。在这种情况下输入信号被一个已知量除，或称分频。内置时基在分频信号的逻辑高时的振荡次数被记下来（见图2.4）。这样就能得到逻辑高电平间的时间，为振荡次数乘以内置时基的周期时间。这个值再乘以2 就得到分频信号的周期（高、低电平时间之和），它是输入信号周期的整数倍。把输入信号周期求倒数就能够得到其频率。
…………Input Signal
Divided Down Signal
Internal Timebase
图2.4.数字信号频率的双计数器法测量（用于大范围测量）
这一方法相当于在大范围测量后求均值来得到信号的变化频率，但这种方法还能测量比时基频率高的输入信号。
2.3.3 等精度测量法
本次采用等精度测量法,即在预定的闸门时间T0 内, 分别用计数器1 和计数器2 同时对被测信号f x 和基准信号f 0进行计数,设所得值为Nx 和N0 , 则被测信号的频率为: f x= ( Nx / N0 ) ×f 0 。
只要N0 和f 0 足够大,系统可以满足很高的精度要求。这一部分也是利用FPGA 来实现。
2.4扫描速度
扫描速度是扫描仪的一个重要指标，一般所谓的扫描速度是指扫描仪从预览开始到图像扫描完成后，光头移动的时间。但这段时间并不足以准确地衡量扫描的速度，有的时候，把扫描图像送到word文档中所花费的时间，往往比单纯的扫描过程还要长。而作业任务从打开扫描仪完成预热，到把从原稿放置在扫描平台上开始，到最终完成图像处理的整个过程都计算在内，更全面地体现了扫描仪的速度性能。
扫描速度可分为预扫速度和扫描速度。对于这两个速度，我们应该倾向于注重预扫速度而不是实际的扫描速度。这是因为，扫描仪受接口（目前绝大多数扫描仪为USB接口）带宽的影响，通常速度差别并不是很大。而扫描仪在开始扫描稿件时必须通过预扫的步骤确定稿件在扫描平台上的位置，因此预扫速度反而是很影响实际扫描效率的。因此在选择扫描仪时，应尽量选择预扫速度快的产品。
对等效采样方式需引出一个新的参数来表征它在水平方向展宽高速信号过
程的能力,这就是等效扫速。等效扫速定义为被测信号经历时间与水平方向展宽的距离比。虽然在屏幕上显示n 个亮点需要n (mT + t) 的时间,但它等效于被测信号经过了nt 的时间。设N 表示水平显示的点数,则等效扫描速度:
Seq =nΔt/N
第三章硬件电路
3.1 系统组成结构
系统的总体结构如图3.1.1所示,输入信号经阻抗变换电路后进行程控放大,再经取样与保持电路后进入ADS830进行采样。另外,系统根据测频模块输出调整可控分频模块,输出采样率为CLK的时钟给A/D 进行实时采样;采样的数据送入FPGA 内的双口RAM 存储。波形显示模块实现波形输出。所有功能都由键盘输入设置,并在液晶显示屏上显示工作状态。
阻抗匹配程
控
放
大
增
益
控
制
模
块
系统工作总控制
双口
RAM
存储
模块
波
形
显
示
控
制
模
块
行列
扫描
DAC
普通
示波
器
键盘扫描液晶控制
3*6键盘128*64点
阵LCD
输入加
法
器
整
形
放
大
采
样
保
持
电
路
ADS
830
波
形
储
存
控
制
模
块
测频
模块
可控
分频
模块
图3.1.1系统的总体结构图
高速采样电路：高速A/D采集经过模拟信号调理电路后的信号，采样值送入FPGA内缓存，经过相应数据处理后，ARM把数据取走。两片A/D转换器的采集时钟由PLL产生，其输出频率是由ARM通过SPI总线控制。触发信号进入FPGA
内后，触发信号之前的采样数据才被保存，触发之后的数据写满之后，等待数据的处理和传输。
触发控制电路：由外部的高速模拟比较器和D/A组成，由ARM控制D/A产生预置比较信号，与用户选定的触发输入信号进行比较，产生触发信号送入FPGA 内，形成触发。
数据处理模块将采集的数据进行数学运算、反相、频域分析、滤波等处理，及重建波形等，主要包括：
（1）波形重建：在时基设置较高的情况下，将采集的点进行插值运算，恢复出原始波形。
（2）数据处理模块对采集数据进行一些功能运算，如数学加减、反相、频域FFT
的分析。
（3）对波形进行测量，获取其参数如频率、周期、电压峰峰值等。菜单波形的显示控制模块：利用ARM9中内置的LCD通用控制器来控制LCD，实现对波形数据和菜单的显示。由于部分数字信号处理的计算在ARM中完成，故要求数据更新率大于LCD的响应时间，并且LCD的刷新率比较高，使得显示的视觉效果良好，显示重复性波形稳定，无明显抖动。菜单显示根据该数字存储示波器面板键盘按键的设计，示波器提供十二个根级操作菜单，每个根级菜单带有多个操作子菜单。以求做到菜单控制应简洁明了，能满足各种测量方式。
本系统全部模块集成中一块电路板上，所以需要精心设计电路，选择高性能的元器件，合理地布设印制板走线，要特别注意高频模拟信号、高速数字信号的电磁兼容问题。
3.2放大电路
采用模拟开关CD4501 ,运放OPA842 ,配合精密电位器实现多挡垂直分辨率。在FPGA 中有通道选择寄存器模块,通过单片机写入通道号控制模拟开关选通不同的反馈电阻, 从而实现不同的放大倍数, 将信号调理在满足ADS830 的0 —2V 范围内。具体的电路如图3.2.1所示:
图3.2.1 程控放大电路
3.2.1 程控衰减放大器电路
程控衰减放大器电路的作用是对大信号进行衰减,对小信号进行放大,保证输入到ADC中的信号幅度范围在ADC转换器要求的输入电压范围内,达到最好的测量与观察效果,所以程控放大器电路在规定带宽内的增益一定要平坦,故对运算放大器的要求比较高,在本电路中我选用的是TI公司生产的高速运算放大器的OPA2652双运放,带宽为700 MHz,转换速率335 V/usec,每通道消耗电流5.5 mA,输出电流可达140 mA,完全满足本电路的要求。为了实现在程控衰减放大功能,本电路设计中由FPGA中相对应的控制模块去实现对继电器、多路选择器、DAC电路、时基控制电路、数模转换器(ADS830)的控制。这样就可以控制制模拟通道实现对信号的放大或衰减,以及模拟通道的偏值、增益和电压校准。FPGA不能直接驱动继电器,控制字从FPGA中同步串行输出到三极管的基极中,由三极管来驱动控制继电器及模拟开关等。程控衰减放大器原理框图如图3.2.2所示。
信号衰减电路
AD,DC选择
x1，x5，x10
放大电路信号输出
放大电路
3.2.2 程控衰减放大器原理框图
3.2.1 ADS830的应用
在本设计中选用的AD转换芯片为TI公司的8位高速AD转换器ADS830,它的采样频率为10 kSa/s~60 MSa/s,通过实验发现转换速率在1 K以下也能正常工作,本设计的最低采样频率为600 Sa/s。由于高速AD转换器一般都有高低端转换速率的限制,选择AD转换芯片时,不仅要注意最高转换速率还要关注最低转换速率,否则可能导致电路无法正常工作。可知每个时钟周期进行一次数模转换,所以采样速率就是时钟频率,故可以很方便的通过控制采样时钟来控制采样频率,当前输出的采样数据是4个时钟周期以前采样电压的值,也就是说从采样到输出有4个时钟周期的延迟,这对所要做的电路并不重要,所以可以简单的理解为输入一个时钟脉冲转换一次,时钟的脉冲的下降沿输出数据就行,应用非常方便。还有ADS830的输入电压幅度是可以编程控制的,11脚(RSEL)为控制引脚,当11脚置高电平时,ADS830的输入电压范围是1.5~3.5 V,即2 Vpp。当11脚置低电平时,输入电压范围是2~3 V,即1 Vpp。进行程控放大器设计时要考虑这个问题,本设计选用2 Vpp的输入电压范围。
3.2.2 放大器AD603介绍
AD603是一种具有程控增益调整功能的芯片。它是美国AD公司的专利产品，是一个低噪、90MHZ带宽增益可调的集成运放，如增益用分贝表示，则增益与控制
电压成线性关系，压摆率为275V/us 。管脚间的连接方式决定了可编程的增益范围，增益在-11～+30dB 时的带宽为90MHZ ，增益在+9～+41dB 时具有9MHZ 带宽，改变管脚间的连接电阻，可使增益处在上述范围内。该集成电路可应用于射频自动增益放大器、视频增益控制、A/D 转换量程扩展和信号测量系统。AD603的引脚排列如图3.2.3所示，表3.2-1所列为其引脚功能。
图3.2.3AD603引脚排列
表3.2-1引脚排列及功能
AD603的简化原理框图如图3.2.4所示，它由无源输入衰减器、增益控制界面和固定增益放大器三部分组成。图中加在梯型网络输入端(VINP)的信号经衰减后，由固定增益放大器输出，衰减量是由加在增益控制接口的电压决定。增益的调整与其自身电压值无关，而仅与其差值V G 有关，由于控制电压GPOS/GNEG 端
的输入电阻高达50MΩ，因而输入电流很小，致使片内控制电路对提供增益控制电压的外电路影响减小。以上特点很适合构成程控增益放大器。图3.3.3中的“滑动臂”从左到右是可以连续移动的。当V OUT 和FDBK 两管脚的连接不同时，其放大
器的增益范围也不一样。 引脚
名称 描述 1
2
3
4
5
6
7
8 GPOS GNEG VINP COMM FDBK VNEG VOUT VPOS 增益控制输入HI （正极性） 增益控制输入LO （负极性） 放大器输入 放大器地 连接反馈网络 负电压输入端 放大器输出 正电压输入端
当脚5和脚7短接时，AD603的增益为40V g ＋10，这时的增益范围在－10～＋
30dB 。当脚5和脚7断开时，其增益为40V g ＋30,这时的增益范围为10～50dB 。如
果在5脚和7脚接上电阻，其增益范围将处于上述两者之间。
AD603的增益控制接口的输入阻抗很高，在多通道或级联应用中，一个控制电压可以驱动多个运放；同时，其增益控制接口还具有差分输入能力，设计时可根据信号电平和极性选择合适的控制方案。 34R
R
2R R R R R R R R 2R 2R 2R 2R 2梯形网络
R R 2-1
2
刻度参考
输入衰减器精密无源增益控制界面
固定增益放大器
7Ω
k .446*
6945*20dB
0dB .026-dB .0412-dB .0824-dB
.1236-标称值?68
COMN VLNP GNEG GPOS VNEC VPOS OUT
V FDBK
图3.2.4 AD603原理框图
在AD603的应用中要注意以下几点：
（1）供电电压一般应选为±5V ，最大不得超过±7.5V 。
（2）在±5V 供电情况下，加在输入端VINP 的额定电压有效值应为1V ，峰值为±1.4V ，最大不得超过±2V 。如要扩大测量范围，应在AD603的前面加一级衰减。这样可使输出电压峰值的典型值达到±3.0V 。因此AD603后面通常要加一级放大才能接A/D 转换器。
（3）电压控制端所加的电压必须非常稳定，否则将造成增益的不稳定，从而增加放大信号的噪声。
（4）信号必须直接连在放大器的脚4，否则将由于阻抗较大而引起放大器精度的降低。
AD603的极限参数如下：
电源电压V S ：±7.5V
输入信号幅度VINP ：+2V
增益控制端电压GNEG 和GPOS ：±Vs
功耗：400Mw
工作温度范围：AD603A：-40℃～85℃；AD603S：－55℃～＋125℃；
存储温度：－65℃～＋150℃
3.3整形电路
信号的整形主要是为了示波器在自动测频的时候，把被测信号变成标准的矩形波。好在FPGA中对信号进行频率测量。在这里把信号经过前端调理电路之后成二路，一路直接送到AD里面去进行模数转换，另外一路直接就送到AD9698比较器中进行信号的整形，这里AD9698是一种过零比较器。由于输入信号的频率高达100MHz，所以我们可以选择集成的高速比较器AD9698，他是高速TTL兼容双电压比较器。MAXCOM2信号是经过衰减或者放大的信号。它从AD9698的7脚输入，经比较之后从l端输出。其中2脚是可以用来控制比较电平的大小。11脚和6脚为它的电源引脚。如果MAXCOM2信号大于零，则o’UT端输出高电平；如果MAXCOM2信号小于零，则OUT端输出低电平。
3.3.1信号整形电路设计
边沿触发信号产生电路的核心是比较电路。比较器采用LM311 ,该芯片可以处理1M 左右的输入信号。如图3.3.1所示,施密特触发器为了将比较器出来的方波整形得更加完美(减少毛刺) 。
图3.3.1 测频整形电路
3.4采样与保持电路
采样保持电路（sample hold devices)简称S/H；它用在模拟/数字（A/D）转换系统中的一种电路，作用是采集模拟输入电压在某一时刻的瞬时值，并在模数转换器进行转换期间保持输出电压不变，以供模数转换。
3.4.1 随机采样
随机采样是一种等效时间采样方法,它的采样点是在随机时刻采集的,与触发事件无关。这些采样点之间的时间间隔为一已知的时间,由采样时钟确定。当示波器在等待触发事件时,A/D就在连续的进行采样,并存入FIFO。当一个触发事件到来时,时间测量电路就对触发脉冲到触发脉冲后第一个采样脉冲之间的时间间隔(即图中t1,t2,t3,t4等)进行测量,当一次触发点数采集满后,根据时间测量电路测出的时间数值,按一定的公式计算出这组数据点存储到波形数据空间的相对位置,并保存起来供显示时使用。由于采样间隔是固定的,所以,示波器能得到相对位置固定的一组采样点。当第一次采集的所有采样点存储完毕之后,就开始采集一组新的采样点,并等待新的触发事件。新触发事件到来以后,时间测量电路又进行新的时间测量,以此来排列第一组采样点和第二组采样点的相对位置,并按顺序存入数据存储器中,最后在屏幕中重建波形。
3.4.2 采样与保持电路设计
前后的射随提供高输入阻抗,使电容充电迅速而放电缓慢,以保证模拟开关断开时电容保持住电压供ADS830采样。电路如图3.4.1 所示:
图3.4.1 采样与保持电路
3.5 数据采集电路
数据采集电路是示波器的核心部分,它完成由模拟信号到数字信号的转换即模拟信号经通道调理后进入ADC,转换成数字量,再将这些数字量存入缓存器FIFO,由FPGA读回进行计算处理,最后送去显示。数据采集电路原理框图如图3.5.1所示。
ADS830 ADC电路IDT7204 FIF0电路
衰减放大后
信号
并行数据
3.5.1 数据采集电路原理框图
3.5.1 FIFO的选择
A/D采样出来的数据,是随采样时钟和被测信号的变化而变化的,所以要能够再现被测信号,必须要把每次采集的数据存入缓存器。FIFO就是一个典型的缓存器,它是一个先进先出的存储器,可同时对存储空间进行读写,没有地址线,第一个读出来的数据是第一个写进去的数据。在本设计中选择了专门的FIFO芯片
IDT7204。
3.5.2 随机采样展宽电路
随机采样是一种等效时间采样方法,它的采样点是在随机时刻采集的,与触发事件无关。这些采样点之间的时间间隔为一已知的时间,由采样时钟确定。当
示波器在等待触发事件时,A/D就在连续的进行采样,并存入FIFO。当一个触发事件到来时,时间测量电路就对触发脉冲到触发脉冲后第一个采样脉冲之间的时间间隔(即图中t1,t2,t3,t4等)进行测量,当一次触发点数采集满后,根据时间测量电路测出的时间数值,按一定的公式计算出这组数据点存储到波形数据空间的相对位置,并保
存起来供显示时使用。由于采样间隔是固定的,所以,示波器能得到相对位置固定的一组采样点。当第一次采集的所有采样点存储完毕之后,就开始采集一组新的采样点,并等待新的触发事件。新触发事件到来以后,时间测量电路又进行新的时间测量,以此来排列第一组采样点和第二组采样点的相对位置,并按顺序存入数据存储器中,最后在屏幕中重建波形。
3.6 电路的保护及滤波处理
由于电路的某些原因可能导致电路在某个时候电压出现尖峰，这样对于模拟开关、放大器、AD转换器等就必须进行保护。因为这些元器件使被测电压信号输入不会超过太大。本系统保护电路由二极管钳位电路来完成。采用钳位保护电路的方法比较简单，高效。
同时前端电路有噪声的干扰，所以还必须对其进行滤波处理，以便消除噪声和各种干扰。在滤波处理中，RC滤波的使用是比较多的。比如说对于小信号可以加低通滤波器，交流信号还需要是抗失真的低通滤波器，可以比较好地消除高频干扰信号。但本系统没有使用到这种滤波器，而是滤波在DSP中用软件来实现信号的滤波，这里我们使用到了DSP的FIR滤波处理来实现。一般这种滤波用软件来实现的话，修改滤波的参数就可以实现滤除不同频率的波形。所以使用起来方便。同时这种实现比较简单。
第四章FPGA软件设计及仿真
可编程逻辑器件FPGA是一种半定制的ASIC，它允许电路设计者自行编程实现特定应用的功能。本设计采用了原理图输入和VHDL语言输入两种不同的方法，控制单元承载了大部分控制任务，为各个功能模块提供相应的控制信号以确保整个系统工作的正确性。采集存储系统的作用是将A/D变换后的数据存储到内部RAM中，其控制逻辑包括接口、功能控制模块、采集存储控制模块及输出显示模块等。基于FPGA顶层逻辑设计原理图如图4-1所示。图中主要集成了4个功能模块：数据采集A/D变换控制模块(ADS830)，功能控制模块（Xfenpin），读写控制模块（fifo）双口RAM控制模块（RAM）。
外围接口键控功能为：RESET为系统复位键；CLR为重新采集信号，此键不影响对信号频率的记忆功能；Xfenpin为采样频率/扫描频率调控建，通过他的切换，可以使其达到最优采样及显示，且在内部记忆输入频率，经过可控分频计调控，在输出时，保证输出采样波形不变（为原始频率）。具体实现如下几个方面的功能。
图4-1顶层逻辑设计原理图
4.1分频电路及产生A/D转换器的控制信号
本数据采集系统，具有比较宽的测量范围，在FPGA内部设计了一个分频电路，用来实现针对不同频率的被测信号选择不同的采样频率，确保在不同频率范围内采集数据更加精确。程序模块如图4-1：X是16位宽的分频信号输入端（即所要分频的数值）、clk采用外部50M时钟、reset是模块复位使能信号低电平有效、CLKOUT为分频后输出时钟，为后续操作使用。
图4-2分频模块
波形仿真结果如图4-2所示，clk采用外部50M晶振，时钟周期是20ns；前500ns 分频信号X的值为2，CLKOUT的输出时钟是40ns；后700ns分频信号X的值改为8，CLKOUT的输出时钟是160ns,满足设计要求。
图4-3 分频电路仿真波形图
图4-4 ADS830控制模块
4.2 FIFO功能单元设计
本系统的A/D采样速率比较高，采样周期达到16.7ns，而选用的华邦公司单片机77E58，在晶振40MHz的读写周期是100ns，而且总线的传输速率又比较低，因此两者在速度上无法匹配。在这种情况下，必须要在高速采集和低速处理之间建立相应的缓冲途径才能保证系统的正常工作。为此在A/D转换器和单片机处理器中间加入一个先入先出式缓冲器(FIFO)，以缓解高速信号和低
速设备之间的接口矛盾。本设计中利用EPIKSOQC208中自带的EAB嵌入式逻辑块)，通过Quartos II中的LPM工具直接生成两个512x8位的FIFO，作为两路A/D 转换器的数据缓冲。Quartos ll中产生的图形符号和其时序波形图形
如图4-4所示。
图4-5 FIFO模块和时序波形