小数分频器的设计及其应用
第24卷 增刊2005年9月
国 外 电 子 测 量 技 术
Foreign Electronic Measurement Technolog y
V ol.24,Suppl.
Sep.,2005
作者简介:
尹佳喜(1981-),华中科技大学电气与电子工程学院04级研究生,研究方向电力电子与电力传动。
研究与设计
小数分频器的设计及其应用
尹佳喜
(华中科技大学电气与电子工程学院 湖北武汉430074)
摘要:分频器是数字系统设计中最常见的电路之一,在数字系统设计中,经常需要对时钟进行小
数倍分频。本文给出了三种用于实现小数分频的方案,并将三种方案进行了比较。在此基础上,介绍了小数分频器在直接数字频率合成技术和步进电机驱动速度控制中的两种常见应用。关键词:小数分频器 直接数字频率合成 步进电机 频率
The Design and Application of Decimal Fraction Frequency Divider
Yin Jiax i
(Colleg e of Elec tricity an d Electronic E nge neering ,H u az hong Univ er sity of S cie nce and Te chlonog y ,W uhan 430074,China)
Abstract:Fr equency division is one of the most co mmo n circuits in the desig n of dig ital system.Generally ,decim al fraction frequency division is needed.In this paper,three metho ds to r ealize dec-i
mal fraction fr equency div ision are given,and the co mparison amo ng the three methods is presented.Applicatio ns o f decimal Fraction Frequency divider in the area such as direct dig ital frequency syn -thesis technolo gy and stepper motor drive speed co ntroller are intro duced.
Keywords:decimal fraction frequency divider,direct digital frequency sy nthesis(DDS),stepper mo -tor ,fr equency.
0 引言
现代电子系统设计中,数字电子系统所占的比例越来越大,现代电子系统发展的趋势是数字化和集成化。而在数字系统中,时钟是各模块协同工作的根本保障,特别是时序数字系统,没有时钟根本无从工作。在数字系统设计中,经常需要对基准时钟进行不同倍数的分频而得到各模块所需的时钟频率,分频器是数字系统设计中最常见的基本电路之一。
数字分频器一般有两类:一类是脉冲波形均匀分布的分频器,即常规分频器;另一类是脉冲波形不均匀分布的分频器。常规分频器一般只能进行整数倍分频,且分频倍数须为偶数。但在某些场合,时钟源与所需的频率不成偶数倍数关系,此时就需要波形不均匀的分频器,这种分频器除可进行整数倍分频外,还能进行小数倍分频,从而可以得到相对连续的频率输出,可应用于很多数字系统中,如直接数字频率合成中输出波形的频率控制以及步进电机中转
速的控制等。
1 几种小数分频器的设计方法
小数分频器的实现方法很多,但其基本原理一样:在若干个分频周期中采取某种方法使某几个周期少计一个或几个数,即吞脉冲原理,从而在整个计数周期的总体平均意义上获得一个小数分频比。以下简要说明三种比较常用的小数分频电路的原理及设计方法:
用BCD 比例乘法器4527加法级联能对基频进行10n /X 倍分频,其中,n 为4527的级联级数,X 为对4527的置数;积分分频器是比较常见的小数分频器,其基本原理是将小数分频比转换为整数比值,再采用计数器对输入时钟进行计数,根据计数值吞掉一些脉冲,从而得到所需的频率输出;累加器分频则是一种基于相位累加器基本原理的一种分频技术,将累加器最高位作为分频输出,根据送入累加器中不同的累加步长改变分频倍数。
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1.1 采用BC D 乘法器4527实现
如图1所示,把BCD 比例乘法器4527接成加法级联方式,CLK 端输入基准时钟频率f in 由晶振电路提供,高位置数K 1,低位置数K 2,在10个CLK 脉冲内4527(1)输出K 1个脉冲,同时由INH OU T 禁止低位4527(2)对CLK 进行比例分配,K 1个脉冲直通4527(2)送出。10个CLK 脉冲结束时,IN -H OU T 发出脉冲允许4527(2)的CLK 进入,则可有一个脉冲插入。如此下去,在100个CLK 脉冲内,会有10@K 1个脉冲直通送出,以及10个IN -H OU T 脉冲,这样输出端f out 便有K 2个脉冲插入,共送出(10K 1+K 2)个脉冲,即输出时钟频率:
f out =(10K 1+K 2)f in /100
(1
)
图14527级联的小数分频器
如同上述,n 级4527级联,预置数分别为K 1,K 2,,,,K n 后,设CLK 时钟端输入的基准时钟频率为f in ,则级联输出频率:
f out =f in (10n -1@K 1+10n -2@K 2+,+10@K n -1+K n )/10
n
(2)
其中为n 片4527的预置数,改变预置数即可方便地改变输出频率。2.2 积分分频器
积分分频器的设计首先需将小数分频比转换为整数比值,再采用计数器对输入时钟进行计数,根据计数值对输入时钟及插入脉冲进行选择分配,从而得到需要的频率输出脉冲,如图2所示。设/10101010100代表5kH z 信号中的一段信号,在同样长的时间内设法得到另一脉冲串/10101000000信号,若其-0.、-1.宽度与5kH z 信号中的-0.、-1.宽度相同,即为输入时钟的宽度,则可得到3kH z 的时钟信号。这样,多路选择器可在前三个周期选择输入时钟直接输出,而在后两个周期选择输出-0.,就可以得到脉冲串/10101000000,从而完成3/5倍的分频,得到3kH z 的信号。1.3 累加器分频
在DDS 技术中经常采用相位累加器来进行频
图2积分分频器原理图
率控制,对于频率不变的输入基准时钟,可采用对相位累加器置不同的累加步长来得到不同的寻址速率。从中得到启示,也可采用累加器进行小数分频,如图3所示。累加器由加法器与并行数据寄存器组成,频率控制字经数据转换模块转换为累加器的累加步长,将并行数据寄存器的高位作为时钟输出。
图3累加器分频器
设输入时钟为频率f in ,相位累加器的位数为N,则输出频率的分辨率(当送入的频率控制字K 为1时的输出频率)为
f out min =
f in
2
N
(3)从式(3)可看出,在累加器位数足够高时,最小
输出频率(频率分辨率)可接近零频。实际设计过程中,可根据分频倍数的要求来选择累加器的位数。若设频率控制字为K,则输出频率为
f out =K f in
2
N (4)
以上三种小数分频器各有其特点,采用4527的分频电路比较复杂,适用于频率为10的幂的输入;积分分频器首先需把分频倍数转换为两整数之比值,故在使用中,对分频倍数要求比较严格,灵活性受到一定限制;累加器分频则对频率为2的幂的输入时钟分频效果比较好,而且输出时钟有一定的抖动,但还是可以应用于一些特殊场合。
2 小数分频器的应用
小数分频器在数字系统设计中的应用非常广泛,经常是各个模块需要的频率不相同,这就需要对
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时钟进行分频得到各模块需要的时钟频率。但常规的整数分频器(实际就是计数器)不能满足要求,例如,若基准时钟频率为100M H z,对其进行整数分频,只能得到50M H z 、25MH z 等频率值,如想得到30M H z 、20MH z 等频率值,就需要应用小数分频器对基准时钟进行小数分频。
在DDS 波形发生器设计和步进电机驱动中,需要对输出信号频率进行控制,若采用一般计数器来进行分频,由上述分析可知,输出信号频率值的连续性就受到限制。为了使输出信号频率值能连续可控,就需进行小数分频。
2.1 在DDS 技术中的应用
图4为DDS 技术基本原理图,频率控制字送入分频器,设基频频率为f in ,分频倍数为W,则计数器的时钟频率为为f in /W 。计数器在频率f in /W 的时钟作用下计数对查找表寻址输出波形数据。若查找表存储深度为M(一个周波存储M 个点),则输出波形的频率为
f o =
f in
WM
(5)
式中,f in 为基频频率、存储深度M 为一定值,这
样就只需控制分频倍数K
来控制合成波形的频率。
图4小数分频器在DDS 技术中的应用 在DDS 技术中,常用的技术是采用累加器对查找表寻址。但采用这种方法时,在输出高频与低频波形时的寻址点数不同,在高频寻址点数较少,而在低频时点数较多,为保证在频率较高时输出的波形失真度小,在低频阶段,寻址的点数就比较多,需要较深的存储深度。而采用图4所示的方法,则不管在低频或高频,寻址点数一样,这样就可以采用一致的存储深度,节约存储器。特别是采用CPLD 进行系统设计时,查找表也可采用CPLD 来设计,易于系统集成。
2.2 在步进电机驱动中的应用
步进电机是一种用电脉冲信号进行控制,将电脉冲信号转换为相应的角位移或线位移的控制电机。在步进电机的驱动中,需要对步进电机转速进行控制。图5为步进电机驱动电路原理图。基准时钟在频率控制字作用下分频得到所需频率的脉冲作
为脉冲分配器的时钟,这样即可控制脉冲分配器输
出驱动脉冲的速率,经功率放大后驱动步进电机。
图5小数分频器在步进电机控制电路中的应用 此外,步进电动机的最高起动频率(突跳频率)
一般为几百H z 到三、四千H z,而最高运行频率则可以达到几万H z 。以超过最高起动频率的频率直接起动,将出现/失步0(失去同步)现象,有时根本就转不起来。而如果先以低于最高起动频率的某一频率起动,再逐步提高频率,使电机逐步加速,则可以到达最高运行频率。而且,对于正在快速旋转的步进电动机,若需停转,立即停发脉冲,令其立即准确锁定,也是很难实现的;由于惯性,电动机往往会冲过头,也会出现失步。如果电动机的工作频率总是低于最高起动频率,当然不会失步,但电动机的潜力没有发挥,工作速度太低了。
采用小数分频器进行加减速定位控制,在速度变化时(改变了频率控制字),分几步来改变速度,即逐步调整分频倍数,从而可使电机能满足各种速率需求,也可充分发挥电机的潜力。
3 结束语
小数分频器的基本原理就是吞脉冲技术,在计数的过程中,吞掉部分脉冲,得到平均意义下的小数分频比。基于吞脉冲基本原理,本文讨论了三种具体的分频系数为小数的可控分频器的设计方法。这种电路在各类数字逻辑电路中有广泛的应用,如本文提到的DDS 技术以及步进电机的驱动。以上三种小数分频方案还可为许多其它数字系统中时钟分频提供一种解决方案。
参考文献
[1]全国大学生电子设计竞赛组委会.全国大学生电子设
计竞赛获奖作品精选(1994-1999).北京:北京理工大
学出版社,2003
[2]刘亚海,林争辉.基于F PG A 的小数分频器的实现.现
代电子技术,2005,(3)[3]潘 明,龚然礼.采用脉冲技术小数分频的F PG A 实
现.计算技术与自动化,2003,(9)
[4]张亦华,延明.数字电路ED A 入门)))VH DL 程序实
例集.北京:北京邮电大学出版社,2003,3
分频器设计实验报告
竭诚为您提供优质文档/双击可除分频器设计实验报告 篇一：n分频器分析与设计 一、实验目的 掌握74190/74191计数器的功能，设计可编程计数器和n分频器，设计(n-1/2)计数器、分频器。 二、实验原理 分频是对输入信号频率分频。1、cD4017逻辑功能 2、74190/74191逻辑功能 3、集成计数器级联 当所需计数器模数超过所选计数器最大计数状态时，需要采取多片计数器级联。方法分为异步级联和同步级联。4、集成计数器的编程 在集成计数器的时序基础上，外加逻辑门电路等，反馈集成计数器的附加功能端，达到改变计数器时序的目的。可采用复位编程和置数编程两种。5、多片74190/74191计数器级联 可根据具体计数需求和增减需求，选用74190或74191，
选择不同功能、同步或异步设计等。 6、74190/74191计数器编程 由于没有复位端，因此只能使用置数编程，置数端置为0即可异步置数。可根据需求设计n进制加法或减法计数器。 n与译码逻辑功能如下。 7、74191组成(n-1/2)分频器电路如下图： u3 计数器的两个循环中，一个循环在cp的上升沿翻转；另一个是在cp的下降沿翻转，使计数器的进制减少1/2，达到(n-1/2)分频。 三、实验仪器 1、直流稳压电源1台 2、信号发生器1台 3、数字万用表1台 4、实验箱1台 5、示波器1台 四、仿真过程 1、按照cD4017和74191功能表验证其功能。 2、74191组成可编程计数器 (1)构成8421bcD十进制加法计数器，通过实验验证正确性，列出时序表。设计图如下 仿真波形如下 (2)构成8421bcD十进制减法计数器，通过实验验证正确性，列出时序表。设计图如下： 仿真波形如下
VHDL数字系统课程设计报告-5分频器的设计
安康学院HDL数字系统课程设计报告书 课题名称：占空比为1:1的奇数分频器设计 姓名： 学号： 院系： 专业： 指导教师： 时间：
课程设计项目成绩评定表设计项目成绩评定表
课程设计报告书目录 设计报告书目录 一、设计目的 (1) 二、设计思路 (1) 三、设计过程 (1) 3.1、系统方案论证 (1) 3.2、程序代码设计 (2) 四、系统调试与结果 (4) 五、主要元器件与设备 (5) 六、课程设计体会与建议 (5) 6.1、设计体会 (5) 6.2、设计建议 (6) 七、参考文献 (6)
一、设计目的 1、了解EDA软件在电子设计当中的重要作用。 2、熟悉并掌握QuartusⅡ开发软件的基本使用方法。 3、运用ModelSim软件对分频器进行仿真测试。 二、设计思路 对于实现一个占空比为1:1的5倍奇数分频，首先经过上升沿触发进行模5计数，计数选定到2进行输出时钟翻转，然后经过4再次进行翻转得到一个占空非1:1奇数5分频时钟。再者同时进行下降沿触发的模5计数，到和上升沿触发输出时钟翻转选定值相同值时，进行输出时钟翻转，同样经过4时，输出时钟再次翻转得到占空比非1:1的5分频时钟。两个占空比非1:1的5分频时钟进行相或运算，得到占空比为1:1的5分频时钟。 要设计占空比为50%的奇数(n)倍分频器，可以先分别设计从时钟上升沿、下降沿开始的占空比为(n-1)/2n的分频器A，B。将A与B相或结果就是占空比为50%的奇数倍分频器。因为A,B产生的信号的高电平持续时间均比低电平持续时间少一个时钟周期，B相对A来说可以说是延时了半个时钟，那么A与B进行或运算，则结果的高电平持续时间增加了半个时钟周期，而低电平持续时间则减少了半个时钟周期。因此占空比达到50%。 三、设计过程 3.1系统方案论证 奇数倍（2N+1）分频： （1）使用模为2N+1的计数器，让输出时钟在X-1（X在0到2N-1之间）和2N时各翻转一次，则可得到奇数分频器，但是占空比并不是50%（应为 X/(2N+1)）。得到占空比为50%的奇数分频器的基本思想是：将得到的上升沿触发计数的奇数分频输出信号CLK1，和得到的下降沿触发计数的相同(时钟翻转值相同)奇数分频输出信号CLK2，进行相或运算。如图1所示. 图 2
分频器的设计2014-1-10 10.29.8
武汉理工大学《微机原理与接口技术》课程设计报告书
学
号:
0121105830129
课 程 设 计
题 学 专 班 姓
目 院 业 级 名
分频信号发生器的分析与设计 自动化学院 电气工程及自动化 电气 1107 班 成涛 陈静 教授
指导教师
2014 年
01 月
09 日
武汉理工大学《微机原理与接口技术》课程设计报告书
课程设计任务书
学生姓名: 指导教师: 题 目: 成涛 专业班级: 电气 1107 班 陈静 教授 工作单位: 自动化学院 分频信号发生器的分析与设计
要求完成的主要任务:（包括课程设计工作量及其技术要求，以及说明书撰 写等具体要求） 1. 设:有一输入方波信号 f0（<1MHz） 。要求输出信号:f1=f0/N，N 通过键盘 输入。 2. 画出简要的硬件原理图，编写程序。 3. 撰写课程设计说明书。 内容包括:摘要、 目录、 正文、 参考文献、 附录 （程 序清单） 。正文部分包括:设计任务及要求、方案比较及论证、软件设计说明（软 件思想，流程，源程序设计及说明等） 、程序调试说明和结果分析、课程设计收 获及心得体会。
时间安排: 12 月 26 日----- 12 月 28 日 查阅资料及方案设计 12 月 29 日----- 01 月 0 2 日 编程 01 月 03 日-----0 1 月 07 日 调试程序 01 月 08 日----- 01 月 09 日 撰写课程设计报告
指导教师签名: 系主任（或责任教师）签名:
年 年
月 月
日 日
分频器设计_可控型
现代科技的发展对信号源提出了越来越高的要求，要求信号源的频带宽、频率分辨率高、频率稳定度高、相位噪声和杂散很低、能程控等.频率合成技术是产生大量高精度频率信号的主要技术，频率合成器是一种相位锁定装置，是通讯、雷达、仪器仪表、高速计算机和导航设备中的一个重要组成部分。频率合成器是可由一个工作范围在G地范围的锁相环构成.在高频范围内工作的锁相环是整个系统中功耗最大的部分之一，因此对锁相环的低功耗研究对降低整个系统的功率损耗有着重要的意义.分数分频频率合成器则是近年来出现的一种新技术，它与传统的整数分频频率合成器相比具有频率分辨率高、相位噪声低等优点。前置分频器位于高频锁相环的反馈部分.由于工作频率很高，前置分频器也是锁相环中功耗最大的部分之一。低功耗的前置分频器设计可以很大程度上降低整个锁相环的功率损耗. 目录 摘要 ................................................................................................................ 错误！未定义书签。Abstract ........................................................................................................... 错误！未定义书签。目录 .. (1) 引言 (1) 一、分频器设计 (2) 1.1、分频器的系统介绍 (2) 1.2、前置放大器的设计 (3) 二、前置分频器单元结构 (3) 2.1、TSPC结构 (3) 2.2、传统结构 (4) 2.3、转换器 (5) 三、小数分频器中预分频器的设计 (5) 3.1、小数分频器相位杂散的分析 (5) 3.2、可编程预分频器结构 (6) 结论 (6) 参考文献 (8) 引言 所谓频率合成，又称频率综合，简称频综，是由一个(或几个)具有低相位噪
数电课程设计报告数字钟的设计
数电课程设计报告数字钟的设计
数电课程设计报告 第一章设计背景与要求 设计要求 第二章系统概述 2.1设计思想与方案选择 2.2各功能块的组成 2.3工作原理 第三章单元电路设计与分析 3.1各单元电路的选择 3.2设计及工作原理分析 第四章电路的组构与调试 4.1遇到的主要问题 4.2现象记录及原因分析 4.3解决措施及效果 4.4功能的测试方法，步骤，记录的数据 第五章结束语 5.1对设计题目的结论性意见及进一步改进的意向说明5.2总结设计的收获与体会 附图（电路总图及各个模块详图） 参考文献
第一章设计背景与要求 一．设计背景与要求 在公共场所，例如车站、码头，准确的时间显得特别重要，否则很有可能给外出办事即旅行袋来麻烦。数字钟是一种用数字电路技术实现时、分、秒计时的装置，与机械式时钟相比具有更高的准确度和直观性，且无机械装置，具有更长的使用寿命，因此得到了广泛的使用。数字钟是一种典型的数字电路，包括了组合逻辑电路和时序电路。 设计一个简易数字钟，具有整点报时和校时功能。 （1）以四位LED数码管显示时、分，时为二十四进制。 （2）时、分显示数字之间以小数点间隔，小数点以1Hz频率、50%占空比的亮、灭规律表示秒计时。 （3）整点报时采用蜂鸣器实现。每当整点前控制蜂鸣器以低频鸣响4次，响1s、停1s，直到整点前一秒以高频响1s，整点时结束。 （4）才用两个按键分别控制“校时”或“校分”。按下校时键时，是显示值以0~23循环变化；按下“校分”键时，分显示值以0~59循环变化，但时显示值不能变化。 二．设计要求 电子技术是一门实践性很强的课程，加强工程训练，特别是技能的培养，对于培养学生的素质和能力具有十分重要的作用。在电子信息类本科教学中，课程设计是一个重要的实践环节，它包括选
实验一 QUARTUS II入门和分频器设计
实验报告 课程名称EDA技术与VHDL设计 实验项目Quartus II入门 实验仪器计算机、Quartus II 系别信息与通信工程学院 专业电子信息工程 班级/学号电信1201 / 2012010970 学生姓名张宗男 实验日期 成绩 指导教师
实验一 QUARTUS II入门和分频器设计 一、实验目的 1．掌握QUARTUS II工具的基本使用方法； 2．掌握FPGA基本开发流程和DE2开发板的使用方法； 3．学习分频器设计方法。 二、实验内容 1．运用QUARTUS II 开发工具编写简单LED和数码管控制电路并下载到DE2 实验开发板。2．在QUARTUS II 软件中用VHDL语言实现十分频的元器件编译，并用电路进行验证，画出仿真波形。 三、实验环境 1．软件工具：QUARTUS II 软件；开发语言：VHDL； 2．硬件平台：DE2实验开发板。 四、实验过程 1．设计思路 （1）、 18个开关控制18个LED灯，通过低位四个开关的‘1’‘0’控制LED灯上7段灯的显示（2）、 实现10分频IF(count="1001") THEN count<="0000"; clk_temp<=NOT clk_temp; 达到9的时候，把“0000”给到cout,然后clk_temp 信号翻转，从而实现10分频。 2．VHDL源程序 （1）、 LIBRARY ieee; USE ieee.std_logic_1164.all; ENTITY e_zhangzongnan IS PORT(SW :IN STD_LOGIC_VECTOR(0 TO 17); HEX0 :OUT STD_LOGIC_VECTOR(0 TO 6);
基于VHDL的分频器设计[开题报告]
开题报告 电子信息工程 基于VHDL的分频器设计
三、课题研究的方法及措施 由于本课题所设计的分频器基于EDA技术，应用VHDL硬件语言设计完成的，因此选择合适的硬件解决原理对分频器性能至关重要的，为了满足不同系统功能需求的分频，本课题将阐述不同原理，不同分频器，同种分频不同原理的设计方案。 占空比可控的整数分设计方案，原理为计数器为带预置数的计数器，其设计的特殊之处在于：可以根据需要，调整数据的位宽，而且计数的初始值是从l开始的，此处计数初始值的设定是设计的一个创新，这样做的目的是为了配合后面比较器的工作，计数器的输出数据作为比较器的输入，比较器的另一输入作为控制端，控制高低电平的比例，从而达到占空比可调的目的。原理图如图1所示。 图1 占空比可控的原理图部分 小数分频的基本原理是采用脉冲吞吐计数器和锁相环技术先设计两个不同分频比的整数分频器，然后通过控制单位时间内两种分频比出现的不同次数来获得所需要的小数分频值。如设计一个分频系数为lO.1的分频器时。可以将分频器设计成9次10分频，1次11分频这样总的分频值为如式1所示。 F=(9×10+lxl 1)／(9+1)=10.1 （式1） 从这种实现方法的特点可以看出，由于分频器的分频值不断改变．因此分频后得到的信号抖动较大。当分频系数为N-0.5(N为整数)时，可控制扣除脉冲的时间，以使输出成为一个稳定的脉冲频率。而不是一次N分频．一次N-1分频。图2给出了通用小数分频器的电路组成。 图2通用小数分频器的电路组成 改进的小数分频设计方案，将两个整数分频器由一个整数分频器和一个半整数分频器代替，结果在如上分析的两个性能方面都有所提高。利用参数化的设计思想和VHDL描述语言与原理图输入方法相结合的方式，设计并实现了一种抖
VHDL非整数分频器设计实验报告
非整数分频器设计 一、 输入文件 输入时钟CLK: IN STD_LOGIC 二、 设计思路 1. 方法一：分频比交错 （1） 确定K 值 先根据学号S N 确定M 和N ：为了保证同学们的学号都不相同，取学号的后四位，即N S =1763 ()mod 1920(mod 17)0 17mod 17 S S S N N if N then M else M N =+=== 由以上公式，得N=(1763 mod 19)+20=35 M=(1763 mod 17)=12 然后根据下式计算分频比K 的值： 8()9N M M K N -+= = =8.34285714 （2） 确定交错规律 使在35分频的一个循环内，进行12次9分频和23次8分频，这样，输出F_OUT 平均为F_IN 的8.34285714分频。为使分频输出信号的占空比尽可能均匀，8分频和9分频应‘交替’进 （3） 设计框图：要求同步时序设计
（4）代码 在实体内定义两个进程（PROCESS P1和PROCESS P2），一个进程控制输出8/9分频，一个进程控制35分频周期比例输出。控制器输出FS_CTL信号控制输出是8分频还是9分频，分频器输出C_ENB信号来控制35分频计数器计数。 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; USE IEEE.STD_LOGIC_ARITH.ALL; ENTITY DIV IS--定义实体,实体名DIV PORT(F_IN: IN STD_LOGIC;--输入时钟信号 F_OUT: OUT STD_LOGIC--输出时钟信号 ); END DIV; ARCHITECTURE A OF DIV IS SIGNAL CN1: INTEGER RANGE 0 TO 7;--8分频计数器 SIGNAL CN2: INTEGER RANGE 0 TO 8;--9分频计数器 SIGNAL CN: INTEGER RANGE 0 TO 34;--整体计数器 SIGNAL C_ENB: STD_LOGIC;--整体计数器时钟驱动信号 SIGNAL FS_CTL: STD_LOGIC;--控制8、9分频比例信号,高电平8分频,低电平9分频 BEGIN P1:PROCESS(F_IN)--8、9分频计数进程 BEGIN IF (F_IN'EVENT AND F_IN='1') THEN IF(FS_CTL='0') THEN--9分频 IF CN2=8 THEN--计数 CN2<=0; ELSE CN2<=CN2+1; END IF; IF CN2>4 THEN--控制输出,占空比0.5 F_OUT<='1'; ELSE F_OUT<='0'; END IF; IF CN2=8 THEN--控制整体计数器驱动信号 C_ENB<='1'; ELSE C_ENB<='0'; END IF; ELSE IF CN1=7 THEN--8分频计数,同上 CN1<=0; ELSE CN1<=CN1+1; END IF; IF CN1>3 THEN F_OUT<='1'; ELSE F_OUT<='0'; END IF; IF CN1=7 THEN C_ENB<='1'; ELSE C_ENB<='0'; END IF; END IF; END IF; END PROCESS P1; P2:PROCESS(C_ENB)--整体计数进程 BEGIN IF (C_ENB'EVENT AND C_ENB='1') THEN--由驱动信号驱动 IF CN=34 THEN--计数 CN<=0; ELSE CN<=CN+1; END IF; IF (CN=34 OR CN=2 OR CN=5 OR CN=8 OR CN=11 OR CN=14 OR CN=17 OR CN=20 OR CN=23 OR CN=26 OR CN=29 OR CN=32) THEN FS_CTL<='0'; ELSE FS_CTL<='1'; END IF;--8、9分频比例分配 ELSE CN<=CN; END IF; END PROCESS P2; END A;
小数分频器原理
基于CPLD/FPGA的半整数分频器的设计 在数字逻辑电路设计中，分频器是一种基本电路。通常用来对某个给定频率进行分频，以得到所需的频率。整数分频器的实现非常简单，可采用标准的计数器，也可以采用可编程逻辑器件设计实现。但在某些场合下，时钟源与所需的频率不成整数倍关系，此时可采用小数分频器进行分频。比如：分频系数为2.5、3.5、7.5等半整数分频器。笔者在模拟设计频率计脉冲信号时，就用了半整数分频器这样的电路。由于时钟源信号为50MHz，而电路中需要产生一个20MHz的时钟信号，其分频比为2.5，因此整数分频将不能胜任。为了解决这一问题，笔者利用VIDL硬件描述语言和原理图输入方式，通过MAX+plus II开发软件和ALTERA公司的FLEX系列EPF10K10LC84-4型FPGA方便地完成了半整数分频器电路的设计。 2 小数分频的基本原理 小数分频的基本原理是采用脉冲吞吐计数器和锁相环技术先设计两个不同分频比的整数分频器，然后通过控制单位时间内两种分频比出现的不同次数来获得所需要的小数分频值。如设计一个分频系数为10.1的分频器时，可以将分频器设计成9次10分频，1次11分频，这样总的分频值为： F=（9×10+1×11）/（9+1）=10.1 从这种实现方法的特点可以看出，由于分频器的分频值不断改变，因此分频后得到的信号抖动较大。当分频系数为N-0.5（N为整数）时，可控制扣除脉冲的时间，以使输出成为一个稳定的脉冲频率，而不是一次N分频，一次N-1分频。 3 电路组成 分频系数为N-0.5的分频器电路可由一个异或门、一个模N计数器和一个二分频器组成。在实现时，模N计数器可设计成带预置的计数器，这样可以实现任意分频系数为N-0.5的分频器。图1给出了通用半整数分频器的电路组成。
小数分频频率合成器的理论基础(翻译)
小数分频频率合成器的理论基础(翻译)
小数分频频率合成器的理论基础 A. Marques _, M. Steyaert and W. Sansen ESAT-MICAS, K.U. Leuven, Kard. Mercierlaan 94, B-3001 Heverlee, Belgium 本文提出了一种基于锁相回路（PLL）频率合成器的演变概述。数字PLL的主要限制的描述，以及随之而来的小数N技术使用的必要性是有道理的。合成频率的旁瓣典型的杂散噪声线的起源进行了解释。它通过使用数字?∑调制器来控制分频值展示了如何消除这些杂散噪声线。最后，数字?∑调制器的使用同分数N PLL的输出相位噪声的影响一起进行了分析。 1.介绍 无线通信领域，在过去十年中有了很大的发展。这种快速发展，主要是通过引进强大的数字信号处理技术。这些技术允许执行复杂的调制解调方案，以及先进的数字校正技术，最终产生非常高性能的系统，可以完全或几乎完全集成在一个标准的低成本技术。 典型的接收器/发射器无线系统RF部分如图1所示。可以看出，在无线系统中，一个或多个频率合成器几乎都是必要的，同时在接收和发射部分。此频率合成器必须不仅能够产生感兴趣
的频带内的所有频率，以及产生具有高纯度的，由于不断下降的频道间距。 图1 典型的射频部分，一个无线接收器/ 发射器系统 在无线系统领域，在过去几年中主要重点一直是在一个完整的系统的全面整合，包括发射器/接收器和频率合成器，使用短沟道CMOS或BiCMOS工艺（见[1,13]其引用）。 因此，频率合成精度高，稳定的需求令人难以置信的增长，特别是对需要的操作频率非常高（在千兆赫兹的范围内）的应用，小频率决议（典型的信道间隔几百万赫兹数100千赫），和低相位噪声数字（100dBc的订单数100千赫载波）。此外，同时，在过去几十年，数字可编程的频率合成器的需求也增加了。
3分频器的设计
三分频器的设计 时钟输入端（clkin）首先反向和不反向分别接到两个D触发器的时钟输入端，两个D触发器的输出接到一个二输入或非门的输入端，或非门的输出反馈到前面两个D触发器的D输入端，并且或非门的输出后面接一二分频器，得到占空比为50%的三分频波形。 图1：图形设计 VHDL程序： library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; use ieee.std_logic_arith.all; entity fen3 is port (clkin : in std_logic; --时钟输入 qout1 : buffer std_logic; qout2 : buffer std_logic; qout3 : buffer std_logic; clkout : out std_logic --占空比为1/2的三分频输出 ); end fen3; architecture behave of fen3 is begin qout3<=qout1 nor qout2; process(clkin) begin if clkin'event and clkin='1' then --在上升沿触发 qout1<=qout3; end if;
end process; process(clkin) begin if clkin'event and clkin='0' then --在下降沿触发 qout2<=qout3; end if; end process; process(qout3) variable tem:std_logic; begin if qout3'event and qout3='1' then --二分频tem:=not tem; end if; clkout<=tem; end process; end behave; 图3：仿真结果
EDA 实验2简单分频时序逻辑电路设计 实验报告
时序电路设计 实验目的: 1．掌握条件语句在简单时序模块设计中的使用。 2．学习在Verilog模块中应用计数器。 实验环境: Windows 7、MAX+PlusⅡ10等。 实验内容: 1．模为60的8421BCD码加法计数器的文本设计及仿真。 2．BCD码—七段数码管显示译码器的文本设计及仿真。 3．用For语句设计和仿真七人投票表决器。 4．1/20分频器的文本设计及仿真。 实验过程: 一、模为60的8421BCD码加法计数器的文本设计及仿真： （1）新建文本：选择菜单File下的New，出现如图5.1所示的对话框，在框中选中“Text Editor file”，按“OK”按钮，即选中了文本编辑方式。 图5.1 新建文本 （2）另存为V erilog编辑文件，命名为“count60.v”如图5.2所示。 （3）在编辑窗口中输入程序，如图5.3所示。
图5.2 另存为.V编辑文件图5.4 设置当前仿真的文本设计 图5.3 模为60的8421BCD码加法计数器的设计代码
（4）设置当前文本：在MAX+PLUS II中，在编译一个项目前，必须确定一个设计文件作为当前项目。按下列步骤确定项目名：在File菜单中选择Project 中的Name选项，将出现Project Name 对话框：在Files 框内，选择当前的设计文件。选择“OK”。如图5.4所示。 （5）打开编译器窗口：在MAX—plusⅡ菜单内选择Compiler 项，即出现如图5.5的编译器窗口。 图5.5 编译器窗口 选择Start即可开始编译，MAX+PLUS II编译器将检查项目是否有错，并对项目进行逻辑综合，然后配置到一个Altera 器件中，同时将产生报告文件、编程文件和用于时间仿真用的输出文件。 （6）建立波形编辑文件：选择菜单File下的New选项，在出现的New对话框中选择“Waveform Editor File”，单击OK后将出现波形编辑器子窗口。 （7）仿真节点插入：选择菜单Node下的Enter Nodes from SNF选项，出现如图5.6所示的选择信号结点对话框。按右上侧的“List”按钮，在左边的列表框选择需要的信号结点，然后按中间的“=>”按钮，单击“OK”，选中的信号将出现在波形编辑器中。 图5.6 仿真节点插入
分频器的设计
首先讲一下单元: 一般情况下,我们对单元按频率会划分为超高音,高音,中高音,中音,重低音,低音,超低音 超高音:負責22kHz以上的頻率 高音:負責5000Hz~22kHz頻率、 中音:負責1500~5000Hz頻率 低音:負責1500Hz以下頻率 超低音(增加)負責200Hz以下頻率 也有网友提出其她的划分标准 以A音(C调的“哆来咪法嗦啦西”的“啦”音,频率为440赫兹)为基准音,以倍频的形式向下三个八度向上五个八度,把全音域分为八个八度,一个个八度就就是音响上常说的一个倍频程(1oct)。具体的划分就是这样的: 55－110赫兹,110－220赫兹,220－440赫兹,440－880赫兹,880－1760赫兹,1760－3520赫兹,3520－7040赫兹,7040－14080赫兹,共八段(八个八度)。这样就很清晰的瞧出频段的划分了。110赫兹以下－超低频; 110－220赫兹－低频; 220－440赫兹－中低频; 440－880赫兹－低中频; 880－1760赫兹－中频; 1760－3520赫兹－中高频; 3520－7040赫兹－高频; 7040赫兹以上－超高频。 还有两种频段划分方法 以“E”音划分 -20 次低频 20-40 极低频 40-80 低频下段 80-160 低频上段 160-320 中频下段 320-640 中频中段
640-1280 中频上段 1280-2560 高频下段 2560-5120 高频中段 5120-10240 高频上段 10240- 极高频 以“C”划分 -63 极低频 63-125 低频下段 125-250 低频上段 250-500 中频下段 500-1K 中频中段 1K-2K 中频上段 2K-4K 高频下段 4K-8K 高频上段 8K- 极高频 分频器的主要元件:电阻,电感,电容 电阻在分频器中的作用:调整灵敏度 电感:其特性就是阻挡较高频率,只让较低的频率通过电容:其特性与电感刚好相反,也就就是阻挡频率通过
EDA数控分频器的设计报告
数控分频器的设计 1、实验目的： 学习数控分频器的设计、分析和测试方法。 2、实验原理： 数控分频器的功能就是当在输入端给定不同输入数据时，将对输入的时钟信号有不同的分频比，数控分频器就是用计数值可并行预置的加法计数器设计完成的，方法是将计数溢出位与预置数加载输入信号相接即可，详细设计程序如例下文所示。 1) VHDL及语句分析 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY DVF IS --定义实体DVF PORT ( CLK : IN STD_LOGIC; --时钟输入 D : IN STD_LOGIC_VECTOR(7 DOWNTO 0); --7位预置数 FOUT : OUT STD_LOGIC ); --输出的频率 END DVF; ARCHITECTURE one OF DVF IS --定义结构体one SIGNAL FULL : STD_LOGIC; --定义信号full BEGIN P_REG: PROCESS(CLK) --进程P_REG中CNT8从预置数D开始 逐步累加到255后，FULL置1；再将 CNT8置为D，循环以获得一个新的周期 脉冲序列FULL，即产生新的频率V ARIABLE CNT8 : STD_LOGIC_VECTOR(7 DOWNTO 0); BEGIN IF CLK'EVENT AND CLK = '1' THEN IF CNT8 = "11111111" THEN CNT8 := D; FULL<='1'; ELSE CNT8 := CNT8 + 1; FULL <= '0'; END IF; END IF; END PROCESS P_REG ; P_DIV: PROCESS(FULL) --进程P_DIV中，FOUT是占空比为50%的周期
基于VHDL的小数分频器设计
技术创新 《微计算机信息》(嵌入式与SOC)2010年第26卷第10-2期 360元/年邮局订阅号：82-946 《现场总线技术应用200例》 电子设计 基于VHDL 的小数分频器设计 The design of decimal fraction frequency divider based on the language named VHDL (淮阴工学院) 李慧 LI Hui 摘要:本文主要介绍了一种基于VHDL 语言的双模前置小数分频器的设计,为了测试的需要同时设计了8位数字频率计,在 MAX-PLUS Ⅱ平台下实现分频器的仿真,并下载到EPF10K10LC84-3芯片中实现。关键词:双模;小数分频器;频率计中图分类号:TP386文献标识码:A Abstract:The design of double module decimal fraction frequency divider based on the language named VHDL is mainly presented in this text.8bit digital cymometer is designed for testing at the same time.Simulate is finished on MAX-PLUS Ⅱ,and download is finished in CMOS CHIP named EPF10K10LC84-3. Key words:double module;decimal fraction frequency divider;cymometer 文章编号:1008-0570(2010)10-2-0192-02 1引言 分频器是数字电路中最基础也是最常用的电路,整数分频器的实现比较简单,可采用标准的计数器或可编程逻辑器件设计实现。但在某些特定场合下,时钟源与所需的频率往往不成整数倍关系,此时就需要采用小数分频器对输入的信号进行分频。而同时本系统可以在不降低参考频率的前提下,提高系统输出频率的分辨率。 2双模前置小数分频原理 用来实现小数分频器的方法很多,但其基本原理都基本一样,即在若干个分频周期中采取某种方法使某几个周期多计或少计一个数,从而在整个计数周期的总体平均意义上获得一个小数分频比,设要进行分频比为K 的小数分频,K 可表示为:K=N+10-n ×X 式中:n,N,X 均为正整数;n 为到X 的位数,即K 有n 位小数。另一方面,分频比又可以写成:K=M/P 式中:M 为分频器输入脉冲数;P 为输出脉冲数。 令,则:以上是小数分频器的一种实现方法,即在进行10n 次N 分 频时,设法多输入X 个脉冲。 3系统模块设计部分本系统主要包括两大部分:一部分是可预置分频系数的小 数分频模块设计,另一部分是8位数字频率计的设计(主要是为了验证设计的结果而辅助设计的一个模块)。具体模块框图如下: 图1系统模块图 4VHDL 程序实现 4.1小数分频模块设计1)、 原理分析以实现7.3分频为例,要实现7.3分频,只要在10次分频中做7(即10-3)次除7,3次除8就可以得到:N=(7×7+3×8)/10=7.3,又如,要实现分频系数为7.32的小数分频,只要在每100次分频中做68(100-32)次除7,32次除8即可得到N=(68×7+32×8)/10=7.32。 由上可知,要实现分频比为N.F 的小数分频,只需要对输入信号做N/N+1分频,考虑到该小数分频器要进行多次N 分频和 N+1分频,那么就设法将两种分频混合均匀,这种“均匀”工作是通过计数器来完成的,在这里只讨论一位小数的情况,下面简要介绍这种混合的方法:每进行一次分频,计数值为10减去分频系数的小数部分, 各次计数值累加。若累加结果小于10,则进行N+1分频,若大于10或等于10,则进行N 分频。 2)、VHDL 语言实现(以1位小数为例) 小数分频器主要由N/N+1分频器、计数器以及控制逻辑几 大部分组成。 界面说明部分定义如下: ENTITY sheji_02IS port(clk:in std_logic;--输入信号num_zg,num_zd:in std_logic_vector (3downto 0);--分频系 数高低位输入,最大输入为15.9 err:out std_logic; fout:buffer std_logic);--输出信号end; 分频系数为num_sheding 的分频器设计:process(clk)is begin if clk'event and clk='1'then if num="0000"then 李慧:讲师硕士 (10)áM K P N X P ?=×=+××10á P =10áM N X =×+192--
分频器的设计
分频器的设计 一、课程设计目的 1.学会使用电路设计与仿真软件工具Hspice，熟练地用网表文件来描述模拟电路，并熟悉应用Hspice内部元件库。通过该实验，掌握Hspice的设计方法，加深对课程知识的感性认识，增强电路设计与综合分析能力。 2.分频器大多选用市售成品，但市场上出售的分频器良莠不齐，质量上乘者多在百元以上，非普通用户所能接受。价格在几十元以下的分频器质量难以保证，实际使用表现平庸。自制分频器可以较少的投入换取较大的收获。 二.内容 分频器-概述 分频器是指使输出信号频率为输入信号频率整数分之一的电子电路。在许多电子设备中如电子钟、频率合成器等，需要各种不同频率的信号协同工作，常用的方法是以稳定度高的晶体振荡器为主振源，通过变换得到所需要的各种频率成分，分频器是一种主要变换手段。早期的分频器多为正弦分频器，随着数字集成电路的发展，脉冲分频器（又称数字分频器）逐渐取代了正弦分频器，即使在输入输出信号均为正弦波时也往往采用模数转换－数字分频－数模转换的方法来实现分频。正弦分频器除在输入信噪比低和频率极高的场合已很少使用。
分频器-作用 分频器是音箱中的“大脑”，对音质的好坏至关重要。功放输出的音乐讯号必须经过分频器中的各滤波元件处理，让各单元特定频率的讯号通过。要科学、合理、严谨地设计好音箱之分频器，才能有效地修饰喇叭单元的不同特性，优化组合，使得各单元扬长避短，淋漓尽致地发挥出各自应有的潜能，使各频段的频响变得平滑、声像相位准确，才能使高、中、低音播放出来的音乐层次分明、合拍，明朗、舒适、宽广、自然的音质效果。 在一个扬声器系统里，人们把箱体、分频电路、扬声器单元称为扬声器系统的三大件，而分频电路对扬声器系统能否高质量地还原电声信号起着极其重要的作用。尤其在中、高频部分，分频电路所起到的作用就更为明显。其作用如下： 合理地分割各单元的工作频段； 合理地进行各单元功率分配； 使各单元之间具有恰当的相位关系以减少各单元在工作中出现的声干涉失真； 利用分频电路的特性以弥补单元在某频段里的声缺陷； 将各频段圆滑平顺地对接起来。 分频器-分类 1）功率分频器：位于功率放大器之后，设置在音箱内，通过LC滤波网络，将功率放大器输出的功率音频信号分为低音，中音和高音，分别送至各自扬声器。连接简单，使用方便，但消耗功率，出现音频谷
实验六Verilog设计分频器计数器电路答案
实验六V e r i l o g设计分频器/计数器电路 一、实验目的 1、进一步掌握最基本时序电路的实现方法； 2、学习分频器/计数器时序电路程序的编写方法； 3、进一步学习同步和异步时序电路程序的编写方法。 二、实验内容 1、用Verilog设计一个10分频的分频器，要求输入为clock（上升沿有效），reset（低电平复位），输出clockout为4个clock周期的低电平，4个clock 周期的高电平），文件命名为。 2、用Verilog设计一异步清零的十进制加法计数器，要求输入为时钟端CLK （上升沿）和异步清除端CLR（高电平复位），输出为进位端C和4位计数输出端Q，文件命名为。 3、用Verilog设计8位同步二进制加减法计数器，输入为时钟端CLK（上升沿有效）和异步清除端CLR（低电平有效），加减控制端UPDOWN，当UPDOWN 为1时执行加法计数，为0时执行减法计数；输出为进位端C和8位计数输出端Q，文件命名为。 4、用VERILOG设计一可变模数计数器，设计要求：令输入信号M1和M0控制计数模，当M1M0=00时为模18加法计数器；M1M0=01时为模4加法计数器；当M1M0=10时为模12加法计数器；M1M0=11时为模6加法计数器，输入clk 上升沿有效，文件命名为。 5、VerilogHDL设计有时钟时能的两位十进制计数器，有时钟使能的两位十进制计数器的元件符号如图所示，CLK是时钟输入端，上升沿有效；ENA是
时钟使能控制输入端，高电平有效，当ENA=1时，时钟CLK才能输入；CLR 是复位输入端，高电平有效，异步清零；Q[3..0]是计数器低4位状态输出端，Q[7..0]是高4位状态输出端；COUT是进位输出端。 三、实验步骤 实验一：分频器 1、建立工程 2、创建Verilog HDL文件 3、输入10分频器程序代码并保存 4、进行综合编译 5、新建波形文件 6、导入引脚 7、设置信号源并保存 8、生成网表 9、功能仿真 10、仿真结果分析 由仿真结果可以看出clockout输出5个clock周期的低电平和5个clock 的高电平达到10分频的效果，设计正确。 实验二：十进制加法计数器（异步清零） 1、建立工程 2、创建Verilog HDL文件 3、输入加法计数器代码并保存 4、进行综合编译 5、新建波形文件 6、导入引脚 7、设置信号源并保存 8、生成网表 9、功能仿真 10、仿真结果分析
任意数(整数、小数)分频器
任意数（整数、小数）分频器 一、分频原理 1．1偶数倍分频 偶数倍分频通过计数器计数是很容易实现的。如进行N倍偶数分频,那么可以通过由待分频的时钟触发计数器计数,当计数器从0计数到N/2-1时,输出时钟进行翻转,并给计数器一个复位信号,使得下一个时钟从零开始计数。以此循环下去。这种方法可以实现任意的偶数分频。 1．2奇数倍分频 奇数倍分频通过计数器也是比较容易实现的,如进行三分频,通过待分频时钟上升沿触发计数器进行模三计数,当计数器计数到邻近值进行两次翻转,比如可以在计数器计数到1时,输出时钟进行翻转,计数到2时再次进行翻转。即是在计数值在邻近的1和2进行了两次翻转。这样实现的三分频占空比为1/3或者2/3。要实现占空比为50%的三分频时钟,可以通过待分频时钟下降沿触发计数,和上升沿同样的方法计数进行三分频,然后下降沿产生的三分频时钟和上升沿产生的时钟进行相或运算,即可得到占空比为50%的三分频时钟。这种方法可以实现任意的奇数分频。归类为一般的方法为：对于实现占空比为50%的N倍奇数分频,首先进行上升沿触发进行模N计数,计数选定到某一个值进行输出时钟翻转,然后经过（N-1）/2再次进行翻转得到一个占空比非50%奇数n分频时钟。与此同时进行下降沿触发的模N 计数,到和上升沿触发输出时钟翻转选定值相同值时,进行输出时钟时钟翻转,同样经过（N-1）/2时,输出时钟再次翻转生成占空比非50%的奇数n分频时钟。两个占空比非50%的n分频时钟相或运算,得到占空比为50%的奇数n分频时钟。如图1-1所示，是一个3分频器的仿真时序图。 图1-1 3分频器时序图 1．3小数分频 1.3.1原理 小数分频有很多方法，基本原理都是一样，在若干分频周期中，使某几个周期多计或少计一个数，从而在整个周期的总体平均意义上获得一个小数分频比。 设：K为分频系数；N为分频系数的整数部分；X为分频系数的小数部分；M为输入脉冲个数；P为输入脉冲个数；n为小数部分的位数。 则有： K=N+10-n *X 1 K=M/P 2 由式1和式2可得 M=K*P=（N+10-n *X）*P 3 令P约等于10n，则： M= 10n *N+X 4 可知在进行次N分频时，多输入X个脉冲，则可实现小数分频。
分频器的制作
利用一个软件帮你设计一下，高人请指点 ============= 分频器设计============= 您选择的是二阶(-12dB/oct)分频网络 分频点＝3500 Hz 低音单元分频点阻抗＝8 Ω 高音单元分频点阻抗＝8 Ω +────L1──┬──┐ ││+ C1 Bass ││- - ───────┴──┘ + ────C2──┬──┐ ││- L2 High ││+ - ───────┴──┘ L1 = 0.68 mH C1 = 5.29 uF L2 = 0.40 mH C2 = 3.09 uF 理论上是这样了，楼上的没错。看参数5寸单元有90DB的灵敏度有点不可信，我推荐的分频是-12dB在-3DB交叉的，看元件就是C1=C2 L1=L2，记得银笛FQ1就是C1=C2=4.7UF，电路很简单就4个元件，如果喇叭是8欧分频点就是3K。没有别的原因，就是这样的的电路是理论值，也是看得明白的，日后高音要衰减，或者加RC补偿，或者改分频点都很方便。分频器正在找链接，找到了发给你 分频器所使用的电感线圈一般分为空芯线圈和铁芯线圈两大类；而铁芯线圈又分为真铁芯和铁氧体芯两类。 传统的分频器由电容电感以及高音衰减电阻R等元器件组成。如图L1、C1组成低通滤波器作用是只保留音频信号中的低频部分去驱动低音扬声器单元。L2、C2组成高通滤波器作用是只保留音频信号中的高频部分去驱动高音单元。 图例
2计算 公式……L=R/6.28xf,式中R等于分频点上喇叭阻抗值，f等分频频率。假如分频点选3000Hz：实测中低频喇叭阻抗为8Ω L=8Ω/6.28X3000hz=0.43毫亨 电容C=1/6.28×f×R C=1/6.28×3000×8=1/150720=1÷150720=6.6μf