数字系统设计与verilogHDL王金明第四版知识点复习(宁波工程学院电科版).docx

1、采用硬件描述语言（HDL）进行电路设计的优势。

1）更适合用于描述规模大、功能复杂的数字系统

2）语言标准化、便于设计的复用、交流、保存和修改

3）设计与工艺的无关性，宽范围的描述能力，便于组织大规模、模块化的设计

2、Verilog模块的结构

模块声明：包括模块名字、模块输入、输岀端口列表，结束关键字为endmodule 端口定义：格式为：input:端口名1,端口名2…端口名n；

output:端口名1,端口名2…端口名n； inout:端口名1,端口名2…端口名

n；

3、标识符是用户在编程时给verilog对象起的名字，模块、端口和实例的名字都是标识符。标识符可以是任意一组字母、数字以及符号“$”和的组合，但标识符的第一个字符必须是字母（a-z, A-Z）或者是下划线标识符最长可包含1023个字符，此外，标识符区分大小写。

4、整数写法:+/-

1、在较长的数之间可用下划线分开

2、当数字不说明位宽时，默认值为32位

3、X或（z）在二进制中代表1位x （或z）,在八进制中代表3位，在16进制中代表4位

4、如果没有定义一个整数的位宽，其宽度为相应值中定义的位数。

5、如果定义的位宽比实际的位数长，通常在左边填0补位，但如果最左边一位为x或z, 就相

应的用X或Z左边补位。

6、“？”是高阻态z的另一种表示符号，在数字的表示屮，字符“？”和z是完全等价的, 可相互代替。

7、整数可以带符号，并且正负号应写在最左边，负数通常表示为二进制补码的形式。

8、当位宽与进制缺省时表示的是10进制数

9、在位宽和'之间，以及进制和数值之间允许出现空格，但'和进制之间以及数值之间是不能出现空格的。

要求掌握整数正确的书写方式。

5、向量：宽度大于1位的变量；

标量：宽度为1位的变量。

定义2个8位reg型矢量：reg [7:0] ra, rb;

6、运算符

（1）注意：逻辑运算符，例如逻辑与&&、逻辑或||、逻辑非!，运算结果是1位的。如果操

作数不止1位的话，则应将操作数作为一个整体来对待，即如果操作数全是0,则相当于逻辑0,但只要某一位是1,则操作数就应该整体看作逻辑1。

例如：若 A = 4^0000, B=4,b0101,则有：

A &&

B = 0;

（2）位拼接运算符：｛｝将两个或多个信号的某些位拼接起来

7、initial语句和always语句的区别:initial语句常用于仿真中的初始化，initial过程块中的语句只执行一次，不带触发条件；always块内的语句则是不断重复执行的，Always过程语句是可综合的，带有触发条件。

8、posedge:上升ncgedgc:下降

弄清楚同步和异步的概念。

例如：如果Nreset和Nset是异步，吋钟clock上升沿触发。

always @（posedge elk or posedge rst_n ）

if(! rst_n) Q<=0;

else if(Nset) Q<=1;

else Q<=D;

9、阻塞赋值与非阻塞赋值的区别：非阻塞赋值在整个过程块结朿时才完成赋值操作；阻塞赋值在该语句结束时就立即完成赋值操作。在always过程块中，阻塞赋值可以理解为赋值语句是顺序执行的，而非阻塞赋值可以理解为赋值语句是并发执行的.

10、条件语句，条件语句也称分支语句。

11、顺序执行：阻塞赋值语句；

并发执行:非阻塞赋值语句。

12、用行为语句设计一个8位计数器，每次在时钟的上升沿，计数器加1,当计数器逸出时, 自动从零开始重新计数。计数器有同步复位端。

module count(count,reset,elk);

input clkjeset;

output elk,reset;

output [7:0] count;

reg count;

always @(posedge elk)

if(reset==l)

begin

count=8r b0;

end

else 讦(count=8'b 11111111)

begin

count=9r b0;

end

else if

begin

count=count+l;

end

end module

13奇偶校验位产生器的Verilog HDL描述：

module parity(evrn_bit,odd_bit,a);

input[7:0] a; output even_bit,odd_bit;

assign even_bit=A a; //生成偶校验位

assign odd_bit=-even_bit; 〃生成奇校验位

endmodule;

14、课本197页：8.2有限状态机的Verilog描述

参考例8.3,例8.7,学会用有限状态机设计序列检测器。

module fsm seql 111 (x, z, elk, reset);

input x,elk, reset;

output reg z;

:reg[4:0] state;

parameter S0=，dO, Sl~ dl,S2=, d2, S3二，d3, S4二，d4;

always @(posedge elk)

begin if (reset) beg in state<=S0;z<=0; end else casex (state)

SO: begin if(x==0) begin state<=S0;z<=0;end

else begin state<=Sl;z<=0;end end

SI: begin if(x==0) begin state<=S0;z<=0;end

e1se begin state<=S2;z<=0;end end

S2: begin 辻(x==0) begin state<=S0;z<=0;end else begin state<=S3;z<=0;end end

S3: begin if(x==0) begin state<=S0;z<=0;end else begin state〈二S4;z〈二1 ;end encl

S4: begin if(x==0) begin state<=S0;z<=0;end else begin state<=S4;z<=l;end end default: state〈二SO; endcase

end

cndmodulc

15>状态机设计流水灯：

module led_water(clk50M,rstJed);

input clk5()M;

output[7:0] led;

input rst;

wire clk_5hz;

reg[7:0] led_r;

reg[3:()l state;

reg[23:0] count;

parameter sO='dO,s 1=*d I,s2='d2,s3=*d3,

s4二'd4,s5二'd5,s6二'd6,s7='d7, s8='d&s9=*d9,s 10='d 10,s 11 ='d 11,

s 12=*dl 2,s 13='d 13,si 4=*d 14,sl5=*dl5;

always @(posedge clk50M)

begin

if(count== 10000000)

begin count<=rbO;end else

count<=co unt+ fbl;

end

assign clk_5hz=count[23];

assign led=led_r;

always @(posedge clk_5hz)

begin

if(!rst) state=sO;

else case(state)

sO: begin led_r=8,bOl 111111; state<=sl;end

s 1: begin led_r=8,b 10111111; state<=s2;end

s2: begin led_r=8*bl 1011111; state<=s3;end

s3: begin led_r=8,bl 1101111; state<=s4;end

s4: begin led_r=8'bllll0111; state<=s5;end

s5: begin led_r=8,bl 1111011; state<=s6;end

s6: begin led_r=8,bl 1111101; state<=s7;end

s7: begin led_r=8'bll 111110; state<=s&end

s8: begin Ied_r=8'bl 1111100; state<=s9;end

s9: begin led_r=8'bl 1111000; state<=slO;end

slO: begin led_r=8'b 11110000; state<=s 11 ;end

si 1: begin led_r=8*b 11100000; state<=s 12;end

sl2: begin led_r=8'b 11000000; state<=sl3;end

sl3: begin led_r=8'b 10000000; state<=s 14;end

sl4: begin 1 ed_r=8^00000000; state<=sl5;end

sl5: begin led_r=8'b 10100101; state<=sO;end

default: begin led」=8'bl 1111111 ;state<=sO;end endcase end

endmodule

16、超前进位加法器的Verilog HDL描述：module add_ahead (sum,cout,a,b,cin); input[7:0] a,b; input cin;output[7:0] sum; output cout;wire[7:0] G,P; wire[7:0] C,sum; assign G[0]=a[0]&b[0];

assign P[0]=a[0]|b[0];

assign C|0]=cin;

assign sum[0]=G[0]A P[0]A C[0];

assign G[l]=a[l]&b[l]; assign P[l]=a[l]|b[l];

assign C[l]=G[0]|(P[0]&cin);

assign sum[0]=G[0]A P[0J A C[0];

assign G[2]=a[2]&b[2];

assign P⑵=a[2]|b[2];

assign C[2]=G[1]|(P[1]&C[1]);

assign sum[2]=G[2]A P[2]A C[2];

assign G[3]=a[3]&b⑶;

assign P[3]=a[3]|b[3];

assign C[3]=G[2]|(P[2]&C[2]);

assign sum[3]=G[3]A P[3]A C[3]; assign G[4]=a[4]&b[4];

assign P[4J=a[4J|b[4];

assign C[4]=G[3]|(P⑶&C[3]);

assign sum[4]=G[2]A P[2]A C[2];

assign G[5]=a[5]&b[5];

assign P[5]=a[5]|b[5J;

assign C[5]=G[4]|(P[4]&C[4]);

assign sum[5]=G[51A P[5]A C[5];

assign G[6]=a[6]&b[6];

assign P[6]=a[6]|b[6];

assign C[6]=G[5]|(P[5]&C[5]);

assign sum[6]=G[6]A P[6]A C[6];

assign G[7]=a[7]&b[7];

assign P[7]=a[7]|b[7];

assign C[7]=G[6]|(P[6]&C[6]);

assign sum[7]=G[7]A P[7]A C[7];

assign cout=G[7]|(P[7]&C[7]);

end module

17、课本227页：9.4奇数分频与小数分频

奇数分频的方法：用两个汁数器，一个由输入时钟上升沿触发，一个由输入时钟下降沿触发, 最后将两个计数器的输出相或，即可得到占空比为50%的方波波形。

小数分频的方法：1)用数字锁相环实现。先利用锁相坏电路将输入时钟倍频，然后利用分频器对新产生的高频信号进行分频得到需要的时钟频率。2)先设计两个不同分频比的整数分频器，然后通过控制两种分频比出现的不同次数来获得所需的小数分频值，从而实现平均意义上的小数分频。

偶数次分频的方法：比如进行2n次分频，只需在计数到n?l时，波形翻转即可；或者在最后一级加一个2分频器也可实现。