组成原理课下报告_8位并串行加法器

组成原理课外实践报告

（第二次）

一．题目要求

利用EDA软件分别设计一个先行进位和行波进位的8位加法器，分别对它们进行时序分析，比较先行进位和行波进位在时间上的差别。

二．实践准备

1.了解EDA（基于MAX+plus）

在做这个实践题目之前，并未接触过EDA技术和实际的EDA软件。在查阅了相关书籍后，对EDA技术有了两方面的初步认识（足以解决本实践问题）：

1.VHDL语言算法（自顶向下）。这种语言以前并未接触学习过，故在实践开始前做了一些

粗浅的自学功课。总的说来即是避开复杂的逻辑运算与原理图设计，用比较简洁的VHDL 语言直接描述器件的逻辑结构，编译成功后可利用该EDA软件（本实践中利用的是MAX+plus工具）进行时序仿真并进行延时分析。本实践中的先行进位8位加法器即用VHDL语言来描述实现。

2.原理图输入设计（自底向上）。这是传统的电子设计技术，在这里结合VHDL语言（即先

利用VHDL语言设计一位全加器封装后用于原理图设计）用原理图的传统方法来设计8位行波进位加法器。

2.理论分析

1）行波进位加法器

行波进位加法器即串行进位加法器。可以用一位全加器FA直接相连得到（低FA的进位输出直接与相邻的高位FA的进位输出相连），如图

C0

C0

C0

C0

C0=X(未知)

C1=A0B0+（A0+B0）C0

C2=A1B1+（A1+B1）C1

……

C7=A6B6+（A6+B6）C6

由公式知，高位进位产生依赖于相邻地位的进位输出，由于高位运算需要等待地位的运算，因此串行进位加法器的速度较慢。

2）并行进位加法器

由串行进位的进位表达式，得到下式：

C0=0

C1=A0B0+（A0+B0）C0=A0B0

C2=A1B1+（A1+B1）C1=A1B1+（A1+B1）A0B0

C3=A2B2+（A2+B2)C2=A2B2+（A2+B2）A1B1+（A2+B2）（A1+B1）A0B0

……

C7=A6B6+(A6+B6)A5B5+(A6+B6)(A5+B5)A4B4+(A6+B6)(A5+B5)(A4+B4)A3B3+(A6+B6)(A5+A5)(A4+B4)(A3+B3 )A2B2+(A6+B6)(A5+B5)(A4+B4)(A3+B3)(A2+B2)A1B1

由公式可以看出，每一个进位的产生都不不互相依赖，只要给出C0 ，加数和被加数即可算出所有的进位，即可同时计算。如图

3）对串并行加法器运算代价的思考

这里说的运算代价是从两方面考虑的，一是从时间的快慢上，二是从电路的复杂度上。从上述分析可以直观地看到，并行加法器节约了高位等待低位的运算时间，所以理论上说，并行加法器的运算速度是比串行加法器更快的。可是先行进位带来的问题是电路变得复杂了——在位数低的加法器里这种感觉还不是很明显，可是到了这次实践中8位加法器，这种电路复

杂度的提升就已经比较明显了。这使得用原理图设计的方法变得复杂而臃肿了，光是画出原理图就已经需要大量的精力。所以在实际应用中，并不能单独地去使用并行或是串行加法器，二者应该有所结合来弥补互相的缺点——即可以牺牲一定的时间，来换取电路的简化。

三．开始实践

1.设计串行进位的8位加法器

1）制作封装一个一位全加器

（1）制作一个或门（VHDL）

library ieee;

use ieee.std_logic_1164.all;

entity or2a is

port (a,b : in std_logic;

c : out std_logic );

end entity or2a;

architecture one of or2a is

begin

c<= a OR b;

end architecture one;

器件封装后如图

（2）制作一个半加器（VHDL）

library ieee;

use ieee.std_logic_1164.all;

entity h_adder is

port (a, b : IN STD_LOGIC;

co, so : OUT STD_LOGIC) ;

end entity h_adder;

architecture fh1 of h_adder is

BEGIN

so <= NOT (a XOR (NOT b)); co <= a AND b;

END ARCHITECTURE fh1;

封装后器件如图

（3）制作一个全加器

library ieee;

use ieee.std_logic_1164.all;

entity f_adder is

port (ain,bin,cin:IN std_logic;

cout, sum : OUT STD_LOGIC) ;

END entity f_adder;

architecture fd1 of f_adder is

component h_adder

port (a,b : IN STD_LOGIC;

co,so: OUT STD_LOGIC);

end component;

component or2a

port(a,b : IN STD_LOGIC;

c : OUT STD_LOGIC) ;

end component;

SIGNAL d , e , f : STD_LOGIC;

BEGIN

u1: h_adder port map (a=>ain, b=>bin, co=>d, so=>e);

u2: h_adder port map (a=>e, b=>cin, co=>f, so=>sum);

u3: or2a port map(a=>d, b=>f, c=>cout);

end architecture fd1;

封装后器件如图

2）利用原理图方式制作一个8位串行加法器局部放大为

3）仿真波形

令B=01H，A=0DH，输出仿真波形如图

2.设计并行进位的加法器（VHDL）

1）源代码

library ieee;

use ieee.std_logic_1164.all;

use ieee.std_logic_unsigned.all;

entity adder_8d is

port(CIN : in std_logic;

A ,

B : in std_logic_vector(7 downto 0);

S : out std_logic_vector(7 downto 0);

COUT: out std_logic );

end adder_8d;

architecture behav of adder_8d is

signal SINT, AA,BB : std_logic_vector(8 downto 0);

begin

AA<='0'&A; BB<='0'&B; SINT<=AA+BB+CIN;S<=SINT(7 DOWNTO 0);

COUT<=SINT(8);

end behav;

器件封装后为：

2）仿真波形

3.延时分析

1）串行加法器延时截图

2）并行加法器延时截图

3）分析

从表中可以看出并行加法器的进位延时明显低于串行加法器，由此而带来的结果是几乎全部输入输出的延时并行加法器均优于串行加法器。这符合实践准备中对两种的加法器的理论分析结果。

四．分析总结

在实践准备的理论分析中，已经提到了并行明显快于串行但是并行加法器电路过于复杂的问题，在后面的实践中是得到了验证的。解决的方法前面也已经说到，即串行并行兼用之。例如八位加法器可以由两片四位并行进位加法器串联得到——这样一来运算速度介于串并行之间，而电路得以大大简化。

说到这次实践的最大的收获，还是自学了一些EDA知识，通过制作串并行的八位加法器，初步掌握了MAX+plus的用法。由于这样的实践，我复习了课本知识，学习了新的技术并有了一些自己思考，这是一个非常有意义的过程，一举多得。