胡晓光数字电子技术基础课本课后答案(北航考研必备)

第一章逻辑代数基础

1.1 、用布尔代数的基本公式和规则证明下列等式。

1.2 、求下列函数的反函数。

1.3 、写出下列函数的对偶式。

1.4 、证明函数F 为自对偶函数。

1.5 、用公式将下列函数化简为最简“与或”式。

1.6 、逻辑函数。若 A 、

B 、

C 、

D 、的输入波形如图所示，画出逻辑函数 F 的波形。

1.7 、逻辑函数F 1 、F 2 、F 3 的逻辑图如图2 — 35 所示，证明F 1 =F 2 =F 3 。

1.8 、给出“与非”门、“或非”门及“异或”门逻辑符号如图2 — 36 （a ）所示，若A 、B 的波形如图2 — 36 （ b ），画出F 1 、 F 2 、 F 3 波形图。

1.9 、用卡诺图将下列函数化为最简“与或”式。

1.10 、将下列具有无关最小项的函数化为最简“与或”式；

1.11 、用卡诺图将下列函数化为最简“与或”式；

1.12 用卡诺图化简下列带有约束条件的逻辑函数

1.13 、用最少的“与非”门画出下列多输出逻辑函数的逻辑图。

第二章门电路

2.1 由TTL 门组成的电路如图2.1 所示，已知它们的输入短路电流为I is =1.6mA ，高电平输入漏电流I iH = 40。试问：当A=B=1 时，G 1 的灌电流（拉，灌）为

3.2mA ；A=0

时，G 1 的拉电流（拉，灌）为120。

2.2 图2.2 中示出了某门电路的特性曲线，试据此确定它的下列参数：输出高电平U OH = 3V ；输出低电平U OL = 0.3V ；输入短路电流I iS = 1.4mA ；高电平输入漏电流I iH = 0.02mA ；阈值电平U T = 1.5V ；开门电平U ON = 1.5V ；关门电平U OFF = 1.5V ；低电平噪声容限U NL = 1.2V ；高电平噪声容限U NH = 1.5V ；最大灌电流I OLmax = 15mA ；扇出系数N= 10 .

2.3 TTL 门电路输入端悬空时，应视为高电平；（高电平，低电平，不定）此时如用万用表测量其电压，读数约为1.4V （

3.6V ，0V ，1.4V ）。

2.4 CT74 、CT74H 、CT74S 、CT74LS 四个系列的TTL 集成电路，其中功耗最小的为CT74LS ；速度最快的为CT74S ；综合性能指标最好的为CT74LS 。

2.5 CMOS 门电路的特点：静态功耗极低（很大，极低）；而动态功耗随着工作频率的提高而增加（增加，减小，不变）；输入电阻很大（很大，很小）；噪声容限高（高，低，等）于TTL 门。

2.6 集电极开路门（OC 门）在使用时须在输出与电源之间接一电阻（输出与地，输出与输入，输出与电源）。

2.7

若G 2 的悬空的输入端接至0.3V ，结果如下表

2.9 输入悬空时为高电平，M= “ 0 ” ， V M =0.2V , 三态门输出为高阻， M 点电位由后面“与或非”门的输入状态决定，后面与门中有一输入为 0 ，所以 V M =0V 。

2.10

2.11 上图中门 1 的输出端断了，门 2 、 3 、 4 为高电平输入，此时 V M =1.6V 左右。

2.12 不能正常工作，因为不能同时有效，即不能同时为低电平。

2.13 图为由TTL “与非”门组成的电路，输入 A 、 B 的波形如图所示，试画出 V 0 的波形。

2.14 图中门 1 、 2 、 3 均为 TTL 门电路，平均延迟时间为 20ns ，画出 V O 的波形。

2--8

1 、 Y 1 =ABCDE Y

2 =A+B+C+D+E

2 、该扩展方法不适用于 TTL 门电路。对与门而言，当扩展端 C=0.3V 时，其输入电压约为 1V ，已大于 U iLmax (0.8V) ；对或门而言，当扩展端 C=U OHmin =2.4V 时，其输入电压约为 1.7V ，已小于 U iHmin (2V) ；

2--9

2--10 乙的说法正确，因为该点的电压有可能是变化的，此时万用表测得的是电压的平均值， 1.8V 的读数完全正常。

3.6 结果如下表：

3.7 1. 真值表 : 3. 表达式： F 2 =M ，

3.8 1 、真值表

3.9

3.11

3.12 把 BCD 8421 码转换为 BCD 5421 码，前五个数码不需改变，后五个数码加 3 。据此可得加数低两位的卡诺图，所以

3.14

1 、

2 、用八选一数据选择器和门电路实现。

3.15 用 8 选 1 数据选择器实现下列函数：

第四章触发器和定时器4.1

4.2 （ 1 ）特性表 (CP=0 时，保持； CP=1 时如下表 )(2) 特性方程

(3) 该电路为锁存器（时钟型 D 触发器）。 CP=0 时，不接收 D 的数据； CP=1 时，把数据锁存。 ( 但该电路有空翻 )

4.3 (1) 、 C=0 时该电路属于组合电路； C=1 时是时序电路。

(2) 、

(3) 、输出 Q 的波形如下图。

4.4

4.5

4.6

4.7 1 、 CP 作用下的输出 Q 1 Q 2 和 Z 的波形如下图； 2 、 Z 对 CP 三分频。

4.8 由得 D 触发器转换为 J-K 触发

器的逻辑图如下面的左图；而将 J-K 触发器转换为 D 触发器的逻辑图如下面的右图。