第2章 乘法器除法器.
数字电路课程设计实验报告1
序言 在测试、研究或调整电子电路及设备时，为测定电路的一些点参量，如测量频率响应、噪声系数，为电压表定度等，都要求提供符合所需技术要求的电信号，以模拟在实际工作中使用的待测设备的激励信号。信号发生器即由此而来，作为电子设计中常用仪器仪表，信号发生器又称信号源，可以用来产生被测电路所需特定参数的电测试信号。根据输出波形的不同，信号源可以分为正弦波信号发生器、矩形脉冲信号发生器、函数信号发生器和随机信号发生器等四大类。例如当要求进行系统的稳定性测量时，需使用振幅、波形、幅值等能在一定范围内进行精确调整，有很好的稳定性，有输出指示。基于信号发生器的广泛使用，对信号发生器设计的研究就显得非常有意义。 本课题是利用VHDL语言来实现计费功能的，VHDL具有与具体硬件电路无关和与设计平台无关的特性,并且具有良好的电路行为描述和系统描述的能力,并在语言易读性和层次化、结构化设计方面,表现了强大的生命力和应用潜力,因此选用VHDL语言进行编程。 本次课程设计巩固和运用了所学课程，通过理论联系实际，提高了分析、解决计算机技术实际问题的独立工作能力，通过对一个函数信号发生器的设计，进一步加深了对计算机原理以及数字电路应用技术方面的了解与认识，进一步熟悉了数字电路系统设计、制作与调试的方法和步骤。进一步了解了计算机组成原理与系统结构，使自己对EDA技术的学习更深入，学会用VHDL语言去控制将会使我们对本专业知识可以更好地掌握。 现在的信号发生器设计有以下几种方法： (1) 模拟直接合成法。这种方法充分利用了乘法器、除法器、混频器、滤波器和快速开关构成合成信号发生器，但是它的缺点是带宽不够高，性能差，构成信号发生器的电路体积比较庞大，而且功耗较高。
模拟乘法器实验
3.12模拟乘法器 一．实验目的 1． 了解模拟乘法器的构成和工作原理。 2． 掌握模拟乘法器在运算电路中的运用。 二．实验原理 集成模拟乘法器是实现两个模拟信号相乘的器件，它广泛用于乘法、除法、乘方和开方等模拟运算，同时也广泛用于信息传输系统作为调幅、解调、混频、鉴相和自动增益控制电路，是一种通用性很强的非线性电子器件，目前已有多种形式、多品种的单片集成电路，同时它也是现代一些专用模拟集成系统中的重要单元。 1． 模拟乘法器的基本特性 模拟乘法器是一种完成两个模拟信号（连续变化的电压或电流）相乘作用的电子器件，通常具有两个输入端和一个输出端，电路符号如图3-12-1所示。 u x u y o 图3-12-1 模拟乘法器的电路符号 若输入信号为x u , y u ,则输出信号o u 为： o u =k y u x u 式中： k 为乘法器的增益系数或标尺因子，单位为V 1 . 根据两个输入电压的不同极性，乘法输出的极性有四种组合，用图3-12-2所示的工作象限来说明。 图 3-12-2 模拟乘法器的工作象限 若信号x u 、y u 均限定为某一极性的电压时才能正常工作，该乘法器称为单象限乘法器；若信号x u 、y u 中一个能适应正、负两种极性电压，而另一个只能适应单极性电压，则为二象限乘法器；若两个输入信号能适应四种极性组合，称为四象限乘法器。
2． 集成模拟乘法器 集成模拟乘法器的常见产品有BG314、F1595、F1596、MC1495、MC1496、LM1595、LM1596等。下面介绍BG314集成模拟乘法器。 （1） BG314内部结构如图3-12-3所示，外部电路如图3-12-4所示： 1 8 43 7 6 5142+ 9 121110 13 7 图3-12-3 BG314内部电路
位单精度浮点数的IEEE表示法
32位单精度浮点数的IEEE表示法 float 共计32位(4字节) 31位是符号位，1表示该数为负，0反之 30~23位，一共8位是指数位(-128~127) 22~ 0位，一共23位是尾数位，尾数的编码一般是原码和补码 IEEE标准从逻辑上用三元组{S,E,M}表示一个数N,如下图所示： n,s,e,m分别为N,S,E,M对应的实际数值,而N,S,E,M仅仅是一串二进制位。其中， S(sign)表示N的符号位。对应值s满足：n>0时，s=0; n<0时，s=1。E(exponent)表示N的指数位，位于S和M之间的若干位。对应值e值也可正可负。 M(mantissa)表示N的尾数位，恰好，它位于N末尾。M也叫有效数字位（sinificand）、系数位（coefficient）, 甚至被称作“小数”。
IEEE标准754规定了三种浮点数格式：单精度、双精度、扩展精度。前两者正好对应C语言里头的float、double或者FORTRAN里头的real、double精度类型。限于篇幅，本文仅介绍单精度、双精度浮点格式。★单精度:N共32位，其中S占1位，E占8位，M占23位。 ★双精度:N共64位，其中S占1位，E占11位，M占52位。 值得注意的是，M虽然是23位或者52位，但它们只是表示小数点之后的二进制位数，也就是说，假定 M为“010110011...”, 在二进制数值上其实是“.010110011...”。而事实上，标准规定小数点左边还有一个隐含位，这个隐含位通常，哦不，应该说绝大多数情况下是1，那什么情况下是0呢？答案是N 对应的n非常小的时候，比如小于 2^(-126)(32位单精度浮点数)。不要困惑怎么计算出来的，看到后面你就会明白。总之，隐含位算是赚来了一位精度,于是M对应的m最后结果可能是"m=1.010110011...”或者“m=0.010110011...” 计算e、m 首先将提到令初学者头疼的“规格化(normalized)”、“非规格化(denormalized)”。掌握它以后你会发现一切都很优雅,更美妙的是，规格化、 非规格化本身的概念几乎不怎么重要。请牢记这句话：规格化与否全看指数E！ 下面分三种情况讨论E，并分别计算e和m: 1、规格化：当E的二进制位不全为0,也不全为1时，N为规格化形式。此时e被解释为表示偏置（biased）形式的整数,e值计算公式如下图所示： 上图中，|E|表示E的二进制序列表示的整数值,例如E为"10000100",则 |E|=132,e=132-127=5 。 k则表示E的位数，对单精度来说，k=8,则bias=127，对双精度来说，k=11,则bias=1023。 此时m的计算公式如下图所示： 标准规定此时小数点左侧的隐含位为1,那么m=|1.M|。如M="101"，则 |1.M|=|1.101|=1.625,即 m=1.625 2、非规格化：当E的二进制位全部为0时，N为非规格化形式。此时e，m 的计算都非常简单。
数字电路组合逻辑电路设计实验报告
数字电路组合逻辑电路设 计实验报告 The Standardization Office was revised on the afternoon of December 13, 2020
实验三组合逻辑电路设计（含门电路功能测试）
一、实验目的 1.掌握常用门电路的逻辑功能 2.掌握小规模集成电路设计组合逻辑电路的方法 3.掌握组合逻辑电路的功能测试方法 二、实验设备与器材 Multisim 、74LS00 四输入2与非门、示波器、导线 三、实验原理 TTL集成逻辑电路种类繁多，使用时应对选用的器件做简单逻辑功能检查，保证实验的顺利进行。 测试门电路逻辑功能有静态测试和动态测试两种方法。静态测试时，门电路输入端加固定的高（H）、低电平，用示波器、万用表、或发光二极管（LED）测
出门电路的输出响应。动态测试时，门电路的输入端加脉冲信号，用示波器观测输入波形与输出波形的同步关系。 下面以74LS00为例，简述集成逻辑门功能测试的方法。74LS00为四输入2与非门，电路图如3-1所示。74LS00是将四个二输入与非门封装在一个集成电路芯片中，共有14条外引线。使用时必须保证在第14脚上加+5V电压，第7脚与底线接好。 整个测试过程包括静态、动态和主要参数测试三部分。 表3-1 74LS00与非门真值表 1.门电路的静态逻辑功能测试 静态逻辑功能测试用来检查门电路的真值表，确认门电路的逻辑功能正确与否。实验时，可将74LS00中的一个与非门的输入端A、B分别作为输入逻辑变量，加高、低电平，观测输出电平是否符合74LS00的真值表（表3-1）描述功能。
4FPGA实验报告8位乘法器—徐艺萍
实验四8位乘法器实验 一、实验原理 8位乘法器，输入为两个8位信号，输出结果为16位。 module mult8(out, a, b); //8位乘法器源代码 parameter size=8; input[size-1:0] a,b; //两个操作数 output[2*size-1:0] out; //结果 assign out=a*b; //乘法运算符 endmodule 本实验采用Chipscope-Pro生成VIO/ICON核，并插入到8位乘法器设计中，在线进行观测和调试。 二、实验目的 1. 熟悉ISE9.1 开发环境，掌握工程的生成方法； 2. 熟悉SEED-XDTK XUPV2Pro 实验环境； 3. 了解Verilog HDL语言在FPGA 中的使用； 4. 通过掌握8位乘法器的Verilog HDL设计，了解数字电路的设计。 三、实验内容 1. 用Verilog HDL语言设计8位乘法器，进行功能仿真验证。 2. 使用chipscope-Pro 生成VIO/ICON 核，在线观测调试。 四、实验准备 1. 将USB 下载电缆与计算机及XUPV2Pro 板的J8 连接好； 2. 将RS232 串口线一端与计算机连接好，另一端与板卡的J11 相连接； 3. 启动计算机，当计算机启动后，将XUPV2Pro 板的电源开关SW11 打开到ON 上。观察XUPV2Pro 板上的＋2.5V，＋3.3V，＋1.5V 的电源指示灯是否均亮。若有不亮的，请断开电源，检查电源。
五、实验步骤 ⑴创建工程及设计输入 ①在E：\project\目录下，新建名为mult8的新工程； 器件族类型（Device Family）选择“Virtex2P”， 器件型号（Device）选“XC2VP30 ff896 -7”， 综合工具（Synthesis Tool）选“XST (VHDL/Verilog)”， 仿真器（Simulator）选“ISE Simulator” ②设计输入并保存。 ⑵功能仿真 ①在sources窗口sources for中选择Behavioral Simulation。 ②由Test Bench WaveForm 添加激励源，如图1所示。仿真结果如图2所示。 图1 波形激励编辑窗口 图2 仿真结果 从图中可以验证由Verilog HDL语言设计的8位乘法器的工作是正确的，不论是输入a的值变化还是输入b的值变化，输出值随之变化，为a与b的乘积。 ⑶生成核并添加核 本次试验内容为8位乘法器，不需要使用ILA核。因此下面使用核生成法生成一个ICON核，一个VIO核就可以了。 ①首先对生成的工程进行综合。 ②生成核 ③添加核
单精度浮点乘法器的FPGA实现
32位单精度浮点乘法器的FPGA实现 摘要: 采用Verilog HDL语言, 在FPGA上实现了32位单精度浮点乘法器的设计, 通过采用改进型Booth编码，和Wallace 树结构, 提高了乘法器的速度。本文使用Altera Quartus II 4.1仿真软件, 采用的器件是EPF10K100EQ 240 -1, 对乘法器进行了波形仿真, 并采用0.5CMOS工艺进行逻辑综... 摘要: 采用Verilog HDL语言, 在FPGA上实现了32位单精度浮点乘法器的设计, 通过采用改进型Booth编码，和Wallace 树结构, 提高了乘法器的速度。本文使用Altera Quartus II 4.1仿真软件, 采用的器件是EPF10K100EQ 240 -1, 对乘法器进行了波形仿真, 并采用0.5CMOS工艺进行逻辑综合。 关键词: 浮点乘法器; Boo th 算法; W allace 树; 波形仿真 随着计算机和信息技术的快速发展, 人们对微处理器的性能要求越来越高。乘法器完成一次乘法操作的周期基本上决定了微处理器的主频, 因此高性能的乘法器是现代微处理器中的重要部件。本文介绍了32 位浮点阵列乘法器的设计, 采用了改进的Booth 编码, 和Wallace树结构, 在减少部分积的同时, 使系统具有高速度, 低功耗的特点, 并且结构规则, 易于VLSI的实现。 1 乘法计算公式 32 位乘法器的逻辑设计可分为: Booth编码与部分积的产生, 保留进位加法器的逻辑, 乘法阵列的结构。 1.1 Booth编码与部分积的逻辑设计 尾数的乘法部分,本文采用的是基4 Booth编码方式, 如表1。首先规定A m和B m 表示数据A和B的实际尾数,P 表示尾数的乘积, PP n表示尾数的部分积。浮点32 位数, 尾数是带隐含位1 的规格化数, 即: A m=1×a22a21….a0和B m = 1 ×b22b21.…b0, 由于尾数全由原码表示,相当于无符号数相乘, 24 × 24 位尾数乘积P 的公式为:
单精度浮点数与机器精度解析
单精度浮点数与机器精度解析 一、单精度浮点数 先来简单了解一下浮点数在计算机中的存储方式。根据IEEE 754标准，单精度浮点数格式如下（所有位取0）： 各部分解释 单精度浮点数有32个二进制位，左侧是高位，右侧是低位。最高位被指定为符号位，0代表正数，1代表负数。指数部分将是2的幂次，其编码值（即上表指数部分对应的八个二进制位）规定为指数的实际值加上偏移值2^7-1=127，这是为了避免负数，将[-127, 128]映射到[0, 255]，这样指数部分编码就可以简单地编排为[00000000, 11111111]。例如指数部分为00001000，十进制为8。那么其所代表的实际指数是8-127=-119，即要乘上2-119。最后23位尾数是不包含整数位的实际有效小数位。规约数的整数位是1，非规约数的整数位是0。 规约形式的浮点数与非规约形式的浮点数 指数部分的编码值在[1, 2e-2]内，且尾数部分的整数位是1，这样的浮点数被称为规约形式的浮点数。 指数部分的编码值为0，尾数非零，这样的浮点数被称为非规约形式的浮点数。 规约浮点数的尾数∈[1, 2)，而非规约浮点数的尾数∈(0, 1)。需要注意，非规约数指数编码为00000000，但指数实际值是-126，而非-127。非规约浮点数被IEEE 754-1985标准采用是因为它的渐进式下溢出，而规约浮点数将导致突然式下溢出，具体原理不再展开。 实际计算 设符号位为s。sign(s)确定正负：sign(0)=1，sign(1)=-1；指数部分为e；尾数部分为f。用(N)2表示二进制数N。 规约形式：sign(s)*2e-127*(1.f)2 非规约形式：sign(s)*2-126*(0.f)2 特殊值和极值
四位原码乘法器
1.课程设计的内容和要求 内容：设计四位原码乘法器电路。 要求：1.有关资料，设计乘法器电路； 2.画出乘法器逻辑图； 3.在实验箱上完成乘法器电路的组装，调试，核对记录，测试有关数据， 通过老师当场验收； 4.完成课程设计报告。 1.课程设计原理 运用存储器的存储功能实现数字的存储。令电路的初始状态为000，000，000000。以二进制的形式输入数字，计算方式是以十进制数字乘法。输入的数字为三位数字，输出的是六位数字。先存储输入的乘数和乘积，然后再将乘积的导线端连到输出段，此时之前输入的乘积就可以在输出端显示。 此时序电路的真值表为：
1.课程设计思路 本次课程设计的题目为四位原码乘法器，利用真值表输入乘数时，需要存放数字，于是我查阅了一些资料，用存储器可以实现这一电路，所以本实验中用到的是INTEL 2114芯片。 具体实现过程如下图： a a b b F 32F 1 1.课程设计所需的器材 1.2114是一个容量为1K4位的静态RAM芯片，常用于寄存器。 其具体的引脚图为： 此芯片的电路图为： 2.数字电路实验箱 3.导线若干 1.课程设计实现 本次课程设计的题目是四位原码乘法器电路。 此部分只用到了2块INTEL2114芯片，具体连接如下： 1、先将这些芯片按在电路板上（注意不要插反，否者容易烧毁芯片）。 2、将两片芯片的A6和GND端，A7,A8,A9接地。 3、Vcc端接电压5V，cs接存储端，WE端接控制端。 4、两块芯片的A5,A4,A3组成一个乘数，A0,A1,A2组成另一个乘数。其中一块芯
片的I/O1,I/O2,I/O3,I/O4和另一块芯片的I/O1,I/O2组成要求的乘积。乘数与乘积的显示方式均为二进制，但是计算方法是以十进制数的乘法法则计算。 1.调试步骤及方法 在连接实验器件之前，要先检查如下实验器件： 1、检查芯片引脚是否有损坏。 2、检查电路板是否好用。 连接实验器件时要注意： 2严格按照电路图一步一步连接，以避免连接错误。 3导线要先连接电源测试是否导电。 连接好电路进行数据测试，输入001，010，000010，存储；001，101，000101，存储；001，111，000111，存储。将连在输入端的四个输出连接到输出端，并输入001，010，但是结果并不是000010，而是000100；再输入001，101，也没有得到000101的结果，而是000110的结果。检查线路，发现输出的线路错位，纠正后重新输入乘数，结果均得到计算结果。调试成功。 1.实验结果 连接好整个电路。A5A4A3和A2A1A0为输入端,即乘数，F5F4F3F2F1F0为输出端，即乘积。如下表： 8. 课程设计结果 输入000，000，000000，存储；
模拟乘法器及其应用
模拟乘法器及其应用
摘要 模拟乘法器是一种普遍应用的非线性模拟集成电路。模拟乘法器能实现两个互不相关的模拟信号间的相乘功能。它不仅应用于模拟运算方面，而且广泛地应用于无线电广播、电视、通信、测量仪表、医疗仪器以及控制系统，进行模拟信号的变换及处理。在高频电子线路中，振幅调制、同步检波、混频、倍频、鉴频、鉴相等调制与解调的过程，均可视为两个信号相乘或包含相乘的过程。采用集成模拟乘法器实现上述功能比采用分立器件如二极管和三极管要简单的多，而且性能优越。 Analog multiplier is a kind of widely used nonlinear analog integrated multiplier can be achieved between two unrelated analog multiplication is not only applied in the simulation operation aspect, and widely used in radio, television, communications, measuring instruments, medical equipment and control system, the analog signal conversion and the high frequency electronic circuit, amplitude modulation, synchronous detection, mixing, frequency doubling, frequency, modulation and demodulation process, the same as can be seen as two signal multiplication or contain multiplication function is realized by using integrated analog multiplier than using discrete components such as diodes and transistors are much more simple, and superior performance.
单精度浮点乘法器
EDA/SOPC课程设计报告题目：单精度浮点乘法器 姓名：张恺 学号：120260230 同组人：刘龙 指导教师：王晨旭 成绩：
目录 目录................................................................................................................................................... II 第1章课程设计的要求 . (1) 1.1 课程设计的目的 (1) 1.2 课程设计的条件 (1) 1.3 课程设计的要求 (1) 第2章课程设计的内容 (2) 2.1 设计思路 (2) 2.1.1 符合IEEE-754标准的单精度浮点乘法器规格 (2) 2.1.2 操作数类型 (2) 2.1.3 运算规则 (3) 2.1.4 逻辑门级框图 (3) 2.2 软件流程图 (4) 2.3 HDL代码阐述 (6) 2.4 Modelsim验证 (10) 2.4.1 验证代码 (10) 2.4.2 验证波形 (12) 2.5 硬件调试 (12) 2.5.1 基本说明 (12) 2.5.2 具体操作 (13) 2.6 虚拟机下的DC综合 (17) 2.7 虚拟机下的SDF反标仿真 (19) 第3章课程设计的心得 (20)
第1章课程设计的要求 1.1 课程设计的目的 ●通过课堂所讲授的内容以及私下查阅资料，自主完成课程设计的题目，提高编 程能力，培养用计算机解决实际问题的能力，积累调试程序的经验，更好的消化 老师课堂所讲授的内容，对Verilog这种语言也有了更深的了解； ●掌握较大工程的基本开发技能； ●培养综合运用Modelsim，ISE，Debussy工具进行硬件开发的能力； ●培养数字系统设计的基本能力； ●通过课设积累起的编程以及硬件的能力对于今后的考研抑或是找工作都有非常实 际性的效果； 1.2 课程设计的条件 ●设计条件1：gVim编辑器以及Mentor公司开发的FPGA仿真软件Modelsim； ●设计条件2：Xilinx公司开发的硬件设计工具ISE以及Xilinx公司的开发板； ●设计条件3：虚拟机环境下的Linux系统具有的Design Compiler工具； ●设计条件4：虚拟机环境下的Linux系统具有的SDF工具以及Debussy工具； 1.3 课程设计的要求 ●设计要求1：能够在Modelsim工具下正确的完成程序的编译以及成功的实现波 形的仿真； ●设计要求2：能够在ISE工具下正确的完成程序的综合以及合理的绑定管脚并成 功的将程序下载到开发板里，在开发板中实现程序的功能； ●设计要求3：能够在虚拟机的Linux系统下采用Design Compiler完成逻辑综 合，并且评估其时序面积； ●设计要求4：能够在虚拟机的Linux系统下完成SDF反标仿真；
单精度浮点数的转换和解析
1 单精度浮点数的转换和解析 工业现场通信经常遇到浮点数解析的问题，如果需要自己模拟数据而又不懂浮点数解析的话会很麻烦！很久以前根据modbus 报文格式分析得到的，供大家参考。 浮点数保存的字节格式如下： 地址 +0 +1 +2 +3 内容 SEEE EEEE EMMM MMMM MMMM MMMM MMMM MMMM 这里 S 代表符号位，1是负，0是正 E 偏移127的幂，二进制阶码=(EEEEEEEE)-127。 M 24位的尾数保存在23位中，只存储23位，最高位固定为1。此方法用最较少的位数实现了 较高的有效位数，提高了精度。 零是一个特定值，幂是0 尾数也是0。 浮点数-12.5作为一个十六进制数0xC1480000保存在存储区中，这个值如下： 地址 +0 +1 +2 +3 内容0xC1 0x48 0x00 0x00 浮点数和十六进制等效保存值之间的转换相当简单。下面的例子说明上面的值-12.5如何转 换。 浮点保存值不是一个直接的格式，要转换为一个浮点数，位必须按上面的浮点数保存格式表 所列的那样分开，例如： 地址 +0 +1 +2 +3 格式 SEEE EEEE EMMM MMMM MMMM MMMM MMMM MMMM 二进制 11000001 01001000 00000000 00000000 十六进制 C1 48 00 00 从这个例子可以得到下面的信息： 符号位是1 表示一个负数 幂是二进制10000010或十进制130，130减去127是3，就是实际的幂。 尾数是后面的二进制数10010000000000000000000
数字电路组合逻辑电路设计实验报告
实验三组合逻辑电路设计（含门电路功能测试）
一、实验目的 1.掌握常用门电路的逻辑功能 2.掌握小规模集成电路设计组合逻辑电路的方法 3.掌握组合逻辑电路的功能测试方法 二、实验设备与器材 Multisim 、74LS00 四输入2与非门、示波器、导线 三、实验原理 TTL集成逻辑电路种类繁多，使用时应对选用的器件做简单逻辑功能检查，保证实验的顺利进行。 测试门电路逻辑功能有静态测试和动态测试两种方法。静态测试时，门电路输入端加固定的高（H）、低电平，用示波器、万用表、或发光二极管（LED）测出门电路的输出响应。动
态测试时，门电路的输入端加脉冲信号，用示波器观测输入波形与输出波形的同步关系。 下面以74LS00为例，简述集成逻辑门功能测试的方法。74LS00为四输入2与非门，电路图如3-1所示。74LS00是将四个二输入与非门封装在一个集成电路芯片中，共有14条外引线。使用时必须保证在第14脚上加+5V电压，第7脚与底线接好。 整个测试过程包括静态、动态和主要参数测试三部分。 表3-1 74LS00与非门真值表 1.门电路的静态逻辑功能测试 静态逻辑功能测试用来检查门电路的真值表，确认门电路的逻辑功能正确与否。实验时，可将74LS00中的一个与非门的输入端A、B分别作为输入逻辑变量，加高、低电平，观测输出电平是否符合74LS00的真值表（表3-1）描述功能。 测试电路如图3-2所示。试验中A、B输入高、低电平，由数字电路实验箱中逻辑电平产生电路产生，输入F可直接插至逻辑电平只是电路的某一路进行显示。
仿真示意 2.门电路的动态逻辑功能测试 动态测试用于数字系统运行中逻辑功能的检查，测试时，电路输入串行数字信号，用示波器比较输入与输出信号波形，以此来确定电路的功能。实验时，与非门输入端A加一频率为
模拟乘法器1496实验报告
实验课程名称：_高频电子线路
五．实验原理与电路设计仿真 1、集成模拟乘法器1496的内部结构 集成模拟乘法器是完成两个模拟量（电压或电流）相乘的电子器件。在高频电子线路中，振幅调制、同步检波、混频、倍频、鉴频、鉴相等调制与解调的过程，均可视为两个信号相乘或包含相乘的过程。采用集成模拟乘法器实现上述功能比采用分立器件如二极管和三极管要简单的多，而且性能优越。所以目前在无线通信、广播电视等方面应用较多。集成模拟乘法器的常见产品有BG314、F1595、F1596、MC1495、MC1496、LM1595、LM1596等。下面介绍MC1496集成模拟乘法器。 （1）MC1496的内部结构 MC1496 是目前常用的平衡调制/解调器。它的典型应用包括乘、除、平方、开方、倍频、调制、混频、检波、鉴相、鉴频、动态增益控制等。MC1496 的和内部电路与外部引脚图如图1(a)(b)所示。 (a)1496内部电路 (b)1496引脚图 图1 MC1496的内部电路及引脚图 它内部电路含有 8 个有源晶体管，引脚 8 与 10 接输入电压 VX、1与 4接另一输入电压VY，6 与12 接输出电压 VO。一个理想乘法器的输出为VO=KVXVY，而实际上输出存在着各种误差，其输出的关系为：VO=K（VX +VXOS）（VY+VYOS）+VZOX。为了得到好的精度，必须消除 VXOS、VYOS与 VZOX三项失调电压。引脚 2 与 3 之间需外接电阻，对差分放大器 T5与 T6产生交流负反馈，可调节乘法器的信号增益，扩展输入电压的线性动态范围。 各引脚功能如下： 1：SIG+ 信号输入正端 2: GADJ 增益调节端 3：GADJ 增益调节端 4: SIG- 信号输入负端 5：BIAS 偏置端 6: OUT+ 正电流输出端 7: NC 空脚 8: CAR+ 载波信号输入正端 9: NC 空脚 10: CAR- 载波信号输入负端11: NC 空脚 12: OUT- 负电流输出端 13: NC 空脚 14: V- 负电源 （2）Multisim建立MC1496电路模块 启动multisim11程序，Ctrl+N新建电路图文件，按照MC1496内部结构图，将元器件放到电子工作平台的电路窗口上，按住鼠标左键拖动，全部选中。被选择的电路部分由周围的方框标示，表示完成子电路的选择。为了能对子电路进行外部连接，需要对子电路添加输入/输出。单击Place / HB/SB Connecter 命令或使用Ctrl+I 快捷操作，屏幕上出现输入/输出符号，
数字系统设计实验三
实验四简易数字钟下载 1、实验目的 1）学习掌握数字系统综合设计方法。 2）学习掌握层次设计方法。 3）学习掌握设计下载方法。 4）学习掌握实验系统使用方法。 2、实验原理 数字钟是对输入时基秒脉冲进行计数，依次输出秒数值、分数值、小时数值，从而确定时钟时间，其原理框图如下图所示。 Image 简易数字钟原理图 简易数字钟原理图 实际的数字钟设计中还需要增加年月日的功能，这里框图中
也省略了校时功能的结构。 3、实验内容 1）选择XC2S200PQ208器件建立一个新的工程。 2）在上述工程中，采用VHDL语言的方法设计上述简易数字钟。 3)参考实验系统使用说明，按下列要求锁定引脚。秒、分钟、小时由实验系统的J1、J2输出，显示输出的时分秒间隔一位数码管。时钟输入由J7的1脚输入。 4）下载编程并验证设计结果。 4、实验设备 1）清华同方PⅣ 2.4G\256M60G 2）ISE 6.2i—Windows软件系统 3）多功能EDA实验系统(V型) 5、实验步骤 1）写出简易数字钟的设计程序。 2）画出简易数字钟的仿真波形。 3）将程序下载到芯片中。 a.首先点击菜单Assignments->Device，选择Device family->Cyclone IV E，然后选择芯片型号Available device->EP4CE6F17C8。 b.进行管脚锁定，选择菜单Assignments->Pin Planner，在Location列下为输入\输出变量选择对应的管脚进行锁定。 c．选择快捷菜单进行编译Start Compilation，生成下载文件。 d．点击Tools->Programmer e.点击Add Device，在Device->Cyclone IVE中，选择Device
2位乘法电路
国家电工电子实验教学中心 数字电子技术 实验报告 实验题目：1、2位乘法器 2、可控加法器 3、可控乘法器 4、数模转换电路 5、模拟转换电路 学院：电子信息工程学院 专业： 学生姓名： 学号： 任课教师： 2013 年12 月 3 日
1、设计任务要求 用加法器实现2位乘法电路。 2、设计方案及论证 （1）任务分析： ①设计乘法运算，运用所学的知识，即可转换为累加的情况。其中用到全加器的知识，不过，要在其基础上考虑进位，即所谓的级联。 ②A-B=A+(-B) = (A+(-B))补=A补+（-B）反+1 ③S3=A1A0B1B0 S2=A1A0B0+A1A0B1 S1=A1A0B1+A0B1B0+A1B1B0+A1A0B0 S0=A0B0 （2）方案比较 方案一： 1.设两位二进制分别为A1A0和B1B0，输出为S3S2S1S0 2.可以用与门（74LS08） 式1 方案一公式
方案二： 见真值表： 表一真值表根据真值表画卡诺图列出表达式为： S3=A1A0B1B0 S2=A1A0B0+A1A0B1 S1=A1A0B1+A0B1B0+A1B1B0+A1A0B0 S0=A0B0
通过真值表的分析和卡诺图的简化，得出逻辑表达式。然后运用逻辑门进行连接，即可得到所需的电路了。 比较方案： 通过对比方案一和方案二，方案二单纯利用基本逻辑门完成此多功能运算电路的电路图需要的逻辑门种类多，且逻辑门个数很多，有几个门还没有接触，其插线复杂，占用空间大，不适合在实际操作中实现，故排除此种方案。方案一所用晶体模块都学过，用起来也比较方便，而且能巩固学过的知识。综合以上，我们小组选择方案一。 （3）系统结构设计 在我们小组的方案中，连续两次用到了全加器，联想到集成块方面的知识，级联全加器可以用74LS183代替，这种双全加器具有独立的全加和与进位输出，即可将每个全加器单独使用，又可将一个全加器的进位输出端与另一个进位输出端连接起来，组成2位串行加法器。此处即用到它的第二个功能。这种集成全加器级联方便，使用时分灵活。具体原理图如下： 图一原理图 （4）具体电路设计
数字电路模拟设计实验报告
数字电子设计 客房呼叫器 学院：通化师范学院 专业班级：物理系11级二班 小组成员：黄琳杰呼永建王继洋马一剑周建伟刘启宇郑伟清李楠楠 指导老师：李东康 时间：2013年12月3日
前言 物理实验是人们根据科学研究的目的，利用仪器设备人为地控制模拟自然现象，排除干扰突出主要因素，在有利条件下观察研究自然规律的活动。 因此，物理实验可以简化纯化研究对象和过程，可以强化研究条件，可以控制或再现和重复物理过程。物理实验有多种类型在本次试验设计中，我们采取模拟试验的方式来用数字电路设计餐厅客房服务器。 设计目的与要求 1．选用十个开关模拟某餐厅的十个包房，应用数字电路设计一个客房呼叫器。 2．用数码管显示呼叫服务的客房编号。 发挥部分：试想一下，若存在十个以上包房应如何设计。
总体框图 设计想法 1. 整体设计思路：根据对设计要求的分析，可以将整个呼叫器的逻辑电路划分为编码器，代码转换电路和数码显示电路三个部分。 2. 整体设计流程： a 编码器将客房给出的开关输入编成对应的二进制代码 b 代码转换电路将编码器输出的编码转换为七段显示译码器在显示时所要求的输入代码。 c 用一个数码管显示呼叫信号的号码。
选择器件 74ls147优先编码器管脚图和功能真值表 优先编码器是当多个输入端同时有信号时，电路只对其中优先级别最高的输入信号进行编码，常用的集成优先编码器IC有10线-4线，8线-3线两种。10线-4线优先编码器常见的型号为54/74LS147,54/74147, 3线-8线优先编码器常见的型号为54/74148,54/74LS148. 下面我们以74ls147为例介绍优先编码器功能如图一所示 第九个脚NC为空74ls147优先编码器有九个输入端和四个输出端，某个输入端为0，代表输入某个十进制数当九个输入端全为1时，代表输入的十进制数为0. 74ls147优先编码器的输入端和输出端都是低电平有效即某一个输入端低电平0时，四个输出端就以低电平0的输出其对应的8421 BCD编码，当九个输入全为1时，4个输出也全为1呆比啊输入十进制数0的8421 BCD编码输出。
模拟和数字电路实验(I)教学大纲
《模拟和数字电路实验(I)》教学大纲 《模拟和数字电路实验I》中实验教学内容分低频电路和高频电路，根据教学要求，制定本大纲。本大纲适用电子科学与信息专业本科生，其它专业的相关课程可以参考本大纲。 《模拟和数字电路实验I》课程计划1.5个学分，48课时，低频电路实验部分计划36学时，高频电路实验部分计划12学时。实验内容在保留了传统的验证性实验的基础上，增设了计算机仿真实验，如EWB，PSPICE等操作软件的应用。 实验课程名称：模拟和数字电路实验I实验课程性质：专业基础 实验室名称：模拟电路实验室本大纲主撰人：钱晓英 实验课程编号： 适用专业：电子科学与信息专业 开设实验项目数：17个 一、实验教学目标与要求： 1．巩固和加深电子线路的基础理论和基本概念，学会灵活应用电子线路的技能。 2．熟悉常用电子元件和器件的性能，掌握基本测量方法和使用方法。 3．通过实验能正确且较熟练地掌握常用仪器如示波器、毫伏表、高、低频信号发生器、失真度仪、数字式频率计、晶体管特性图示仪……等基本工作原理和性能，掌握调节和使用方法。 4．掌握电子线路基本参数的测量原理和方法。 5．掌握电子线路安装、调整技术，培养分析、判断电路故障的能力和解决问题的方法。6．了解EDA知识，掌握用EWB、PSPISE等软件分析电路的方法。 二、考核办法： 1、实验成绩由两部分组成：平时分和考试分。 2、平时分占总分的70℅。平时分的考核标准为实验内容的完成情况，实验报告情况。 3、考试分占总分的30℅。考试形式可以是操作考试，也可以是笔试。 三、课程内容和课时分配
注：实验项目19个，54课时，打“*”为选做项目，可以根椐要求选择，完成48课时的教学任务。 二、实验教科书、参考书 （一）教科书 1、《TPE—A型系列模拟电路实验箱》使用说明书 2、《模拟电路实验指导书》清华大学科教仪器厂 （二）参考书 1、《模拟电子线路》华中师范大学物理系万嘉若林康运等编 2、《综合电子技术问答》汪源睿编著科学出版社 3、《电子技术基础》（模拟部分）华中工学院电子教研室康华光高等教育出版社 4、《模拟电子技术基础简明教程》清华大学电子学教研室编 5、《电子线路（非线性部分）》谢嘉奎宣月清编 2003年7月订
实验四 集成电路模拟乘法器的应用
实验四集成电路模拟乘法器的应用 模拟乘法器是利用晶体管的非线性特性,经过电路上的巧妙设计,在输出中仅保留两路输入信号中由非线性部分产生的信号的乘积项,从而获得良好的乘积特性的集成器件。在高频电子线路中，振幅调制、同步检波、混频、倍频、鉴频、鉴相等调制与解调的过程，均可视为两个信号相乘或包含相乘的过程。采用集成模拟乘法器实现上述功能比采用分立器件如二极管和三极管要简单的多,而且性能优越。所以目前在无线通信、广播电视等方面应用较多。集成模拟乘法器的常见产品有BG314、F1595、F1596、MC1495、MC1496、LM1595、LM1596等。本实验仅介绍MC1496集成模拟乘法器。 一、实验目的 1．了解模拟乘法器（MC1496）的组成结构与工作原理，掌握其调整与特性参数的测量方法。 2．掌握利用乘法器实现振幅调制(AM与DSB)、同步检波、混频、倍频等几种频率变换电路的原理及设计方法。 3．学会综合地、系统地应用已学到模电、数电与高频电子线路的知识，掌握对振幅调制、同步检波、鉴频、混频和倍频电路的设计与仿真技能，提高独立解决问题的能力。二、实验设备与仪器 高频实验箱 WHLG-2 一台 数字双踪示波器 TDS-1002 一台 高频信号发生器 WY-1052 一台 数字万用表一块 三、实验任务与要求 1、模拟乘法器1496的构成、基本原理说明 ①集成模拟乘法器的内部结构 MC1496集成模拟乘法器的内部电路结构和引脚排列如图4-1所示。 图4-1 MC1496的内部电路及引脚图
MC1496是双平衡四象限模拟乘法器。其中V1、V2与V3、V4组成双差分放大器，V5、V6组成的单差分放大器用以激励V1～V4。V7、V8及其偏置电路组成差分放大器V5、V6的恒流源。引脚8与10接输入电压C u ，1与4接另一输入电压t u ，输出电压o u 从引脚6与12输出。引脚2与3外接电阻R E ，对差分放大器V5、V6产生串联电流负反馈，以扩展输入电压y u 的线性动态范围。引脚14为负电源端（双电源供电时）或接地端（单电源供电时），引脚5外接电阻R5。用来调节偏置电流I 5及镜像电流I 0的值。 ② 集成模拟乘法器的1496偏置电压与电流的确定 ● 静态偏置电压的确定 静态偏置电压的设置应保证各个晶体管工作在放大状态，即晶体管的集—基极间的电压应大于或等于2V ，小于或等于最大允许工作电压。根据MC1496的特性参数，对于图4-1所示的内部电路，应用时，静态偏置电压（输入电压为0时）应满足下列关系，即: 12641108,,u u u u u u === ?? ? ?? ≥-≥≥-≥≥-≥V u u u V V u u u u V V u u u u V 7.2),(157.2),(),(152),(),(1554141108108126 ● 静态偏置电流的确定 一般情况下，晶体管的基极电流很小，对于图4-1，三对差分放大器的基极电流I 8、I 10、I 1和I 4可以忽略不计，因此器件的静态偏置电流主要由恒流源的值确定。当器件为单电源工作时，引脚14接地，5脚通过一电阻R 5接正电源（+U CC 的典型值为+12V ），由于I 0是I 5的镜像电流，所以改变电阻R 5可以调节I 0的大小，即： 当器件为双电源工作时，引脚14接负电源-U EE (一般接-8V)，5脚通过一电阻R 5接地，因此，改变R 5也可以调节I 0的大小，即： 则： 当V EE =-8V ，I 5=1mA 时，可算得： R 5={（8-0.75）/（1X10-3 ）}-500=6.75K Ω 取标称电阻，则R5=6.8K Ω 根据MC1496的性能参数，器件的静态电流小于4mA ，一般取mA I I 150==左右。 此时,器件的总耗散功率可由下式估算: ) ()(214551465u u I u u I P D -+-= PD 应小于器件的最大允许耗散功率（33mW ）。 ● 负载电阻RC 的选择 Ω +-= ≈5007.0550R V u I I CC Ω +--= ≈5007.0550R V u I I EE Ω--= 5007 .05 5I V R EE
浮点乘法器模板
EDA课程设计 课设名称：浮点乘法器 课设日期： 2014.6.23——7.xx 姓名：朱鹏勇 学号： 110250425 哈尔滨工业大学（威海） 信电学院电子信息工程 2014.6
一.所用软件与硬件介绍 1.1 软件介绍 QuartusII是Alter提供的FPGA/CPLD开发集成环境，Altera是世界上最大的可编程逻辑器件供应商之一。Quartus II在21世纪初推出时，是Altera前一代FPGA/CPLD集成开发环境MAX+plus II的更新换代产品，其界面友好，使用便捷。Altera的Quartus II提供了完整的多平台设计环境，能满足各种特定设计的需要，也是单芯片可编程系统（SOPC）设计的综合性环境和SOPC开发的基本设计工具。 1.2 硬件介绍 EDA试验箱 FPGA（Field－Programmable Gate Array），即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。具有如下特点： 一、采用FPGA设计ASIC电路(专用集成电路)，用户不需要投片生产，就能得到合用的芯片。 二、FPGA可做其它全定制或半定制ASIC电路的中试样片。 三、FPGA内部有丰富的触发器和I／O引脚。 四、FPGA是ASIC电路中设计周期最短、开发费用最低、风险最小的器件之一。
FPGA采用高速CHMOS工艺，功耗低，可以与CMOS、TTL电平兼容。 二。系统设计 2.1设计思想 2.1.1课题背景 随着计算机和信息技术的快速发展, 人们对微处理器的性能要求越来越高。运算器是数字信号处理过程中的重要基本组成部分,绝大多数FPGA都使用定点数据格式进行运算处理,对高精度、数据范围较大的运算无能为力,而浮点数比定点数的表述范围宽,有效精度高,更适合科学计算与工程计算,因此需要设计一种高速的浮点运算单元 2.1.2 设计目的 1、弄清浮点乘法器运算规则 2、设计标准的浮点IEEE574乘法器。 3、实现浮点乘法功能。 2.2工作原理及系统框图 1.浮点格式简介 常用的浮点格式为IEEE 754标准。该标准定义 了单精度浮点数、双精度浮点数和扩展双精度浮点数 3种格式,单精度为32位,双精度为64位,扩展双精 度为80位以上,位数越多则精度越高,表示范围也越 大。在通常的数字信号处理应用中,单精度浮点数即可满足处理精度要求。单精度浮点数如图所示。