北邮数电实验打地鼠
数字电路与逻辑设计实验
实验报告
实验名称 LED点阵电风扇
姓名
学院
专业
班级
学号
班内序号
指导教师
2015 年月日
一、实验课题任务要求
1、用8×8 点阵模拟风扇转动，并采用双色点阵显示。
2、风扇转动方式如图1 所示，包括四个点阵显示状态并按顺序循环显示。风扇转动速度根
据环境温度分为 4 档，其中1 档的四个显示状态之间的切换时间为2 秒，2 档为1 秒，3 档为0.5 秒，4 档为静止不动。
3、环境温度通过2 个BTN 按键设置，一个用来增加，一个用来减少，温度可设置范围为10℃～40℃，温度精度为1℃，并用两个数码管进行温度显示。风扇根据不同的温度自动采用不同的转动速度，其中20℃～24℃对应1 档，25℃～29℃对应2 档，30℃～40℃对应 3 档，10℃～19℃对应 4 档，用一个数码管显示档位。
4、定时模式：在风扇不同转动速度下，可以通过按键切换进入定时模式。定时时间可设置范围为20～59 秒，采用两个数码管进行倒计时显示，当倒计时结束后，风扇状态保持静止不动。
5、设置开关键。风扇开机初始状态为20℃、1 档，并有不小于 5 秒的开机音乐。关机状态为点阵全灭。
二、系统设计
1.设计思路
(1)温度调节：通过两个按键来控制温度的加减，将温度的十位与个位分为两个变量，温度变量为十进制，使用if判断确定进位与边界。通过温度所处的范围确定档位。
(2)定时模式：使用一个拨码开关控制时间调节与倒计时之间的切换，时间调节与温度调节一样，倒计时模式开始时两位时间减少并用判断语句确定进位，当时间为0是，将判断变量f的值改为0。
(3)晶码管显示：使用一个时钟信号是晶码管同时显示温度，档位，时间5个数字。
(4)风速控制：通过不同的档位判断令时钟clk2等于不同频率的时钟，当为4档时，clk2等于1。
(4)风扇转动：使用两个不同频率的时钟信号clk1与clk2，一个时钟信号clk1使点阵显示图像，另一个时钟clk2让四种点阵图像来回转变。
(5)开机音乐：使用一个计时器，当开关开启式，ono变量为1，时间结束后为0，当为1时音乐响起。
2.总体框图
1.
上图为温度控制部分的仿真。
bup与bdown分别为按键加减输入，clk4为频率为0.5Hz的时钟信号，on_off为开关机控制键，gear为档位，temp3与temp4分别为温度的十位与个位。
初始状态为温度为20，当on_off变为1时bdown为1，温度减少，减为0后停止，bup 为1时开始增加，加到40为止。在不同的温度是，档位gear为不同值。
2.
上图为定时模式时间调节部分仿真图
b_down与b_up分别为控制时间减少与增加的按键，clear为复位键，clk1为频率为1Hz 的时钟信号，
初始状态时间为30，当dec为0时，b_up为1时，时间增加，b_down为1时，时间减少，clear为1时，时间还原为初始状态。
3.
上图为定时模式倒计时部分的仿真图
Clk1为频率为1Hz的时钟信号，f为停止信号，dec为定时模式的状态转移开关，temp1与temp2分别为时间的十位与个位。
当dec为1时，时间开始减少，当时间减少到0时，停止信号f变为1。
4.
上图为频率选择部分的仿真图
Clk1，ckl4，ckl5分别为三种不同频率的时钟，gear为所处的档位。
更具档位gear的值不同，信号cclk的值也不同。
上图为开机音乐自动开始并停止的仿真图
Clk为频率为1Hz的时钟信号，on_off为开机键，ono为音乐播放控制信号。
当开机键on_off由0变为1时，ono变为1，音乐响起，一定时间后，变为0，音乐停止。
四、源程序
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity fengshan is
port(
clk:in std_logic;
clear:in std_logic:='0';
on_off:in std_logic;
dec:in std_logic;
bup,bdown:in std_logic;
b_up,b_down:in std_logic;
buzzer:out std_logic;
colr: out std_logic_vector(7 downto 0);
colg: out std_logic_vector(7 downto 0);
row: out std_logic_vector(7 downto 0);
cat:out std_logic_vector(5 downto 0) ;
tim_s:out std_logic_vector(6 downto 0)
);
end fengshan;
architecture a of fengshan is
signal tmp:integer range 0 to 4;
signal clktmp:std_logic;
signal rs:std_logic;
signal f:std_logic:='0';
signal tmps,tmpg,tmpm:std_logic_vector(3 downto 0);
signal cs:std_logic_vector(3 downto 0);
signal clk1,clk2,clk3,clk4,clk5: std_logic;--clk1:1 Hz clk2:500Khz clk3:1000hz
signal cclk:std_logic;
signal address:std_logic_vector(1 downto 0);
signal inital:std_logic;
shared variable temp1:integer range 0 to 5:=3;
shared variable temp2:integer range 0 to 9:=0;
shared variable temp3:integer range 1 to 4;
shared variable temp4:integer range 0 to 9;
shared variable gear:integer range 1 to 4;
signal count1: std_logic_vector(2 downto 0);
signal count2: std_logic_vector(1 downto 0);
signal ono:std_logic;
signal mus:std_logic_vector(2 downto 0):="111";
signal clk_div1,clk_div2:std_logic;
signal clk_div11,clk_div12:std_logic;
signal note:integer range 0 to 48;
signal tone:integer range 0 to 2047;
signal buzzer_h:std_logic;
signal div_count11,div_count12:integer range 0 to 31; begin
p1:process(clk) --分频器
variable tmp1:integer range 0 to 24999999; --1hz
variable tmp2:integer range 0 to 49; --50khz
variable tmp3:integer range 0 to 24999; -- 1khz
variable tmp4:integer range 0 to 12499999;--2hz
variable tmp5:integer range 0 to 49999999;--0.5hz begin
if clk'event and clk='1' then
if (tmp2=49) then
tmp2:=0;clk2<='1';
else
tmp2:=tmp2+1;
clk2<='0';
end if;
if (tmp3=24999) then
tmp3:=0;clk3<='1';
else
tmp3:=tmp3+1;
clk3<='0';
end if;
if (tmp4=12499999) then
tmp4:=0;clk4<='1';
else
tmp4:=tmp4+1;
clk4<='0';
end if;
if (tmp1=24999999) then
tmp1:=0;clk1<='1';
else
tmp1:=tmp1+1;
clk1<='0';
end if;
if (tmp5=49999999) then
tmp5:=0;clk5<='1';
else
tmp5:=tmp5+1;
clk5<='0';
end if;
end if;
end process;
P2:process(on_off,clk5,bup,bdown,f)—温度调控
begin
if(on_off='0') then—开关关闭状态
temp3:=2;
temp4:=0;
gear:=1;
elsif(on_off='1') then
if(clk4' event and clk4='1')then
if(bup='1' and temp3<4)then—温度增加
if(temp4=9)then
temp4:=0;
temp3:=temp3+1;
else
temp4:=temp4+1;
end if;
end if;
if(bdown='1') then—温度减少
if((temp3=1) and (temp4=0)) then
temp3:=temp3;
temp4:=temp4;
elsif(temp4=0)then
temp4:=9;
temp3:=temp3-1;
else
temp4:=temp4-1;
end if;
end if;
end if;
if temp3=2 and temp4<5 then—根据温度确定档位gear:=1;
elsif temp3=2 and temp4>4 then
gear:=2;
elsif temp3>2 then
gear:=3;
else gear:=4;
end if;
if f='1'then
gear:=4;
end if;
end if;
end process;
P3:process(b_up,b_down,dec,clk1)—定时模式
begin
if(clk1'event and clk1='1')then
if dec='0'then
if clear='1'then—复位功能
f<='0';
temp1:=3;
temp2:=0;
end if;
if b_up='1' then—时间增加
if ((temp1=5) and (temp2=9)) then
temp1:=temp1;
temp2:=temp2;
elsif(temp2=9)then
temp2:=0;
temp1:=temp1+1;
else temp2:=temp2+1;
end if;
end if;
if b_down='1' then—时间减少
if temp1=2 and temp2=0 then
temp1:=temp1;
temp2:=temp2;
elsif(temp2=0)then
temp2:=9;
temp1:=temp1-1;
else
temp2:=temp2-1;
end if;
end if;
else
if temp1=0 and temp2=0 then—倒计时部分
f<='1';
elsif temp2=0 and temp1/=0 then
temp1:=temp1-1;
temp2:=9;
elsif temp2/=0 then
temp2:=temp2-1;
end if ;
end if;
end if;
end process;
P4:process(clk2,cs)—晶码管显示
begin
if (clk2'event and clk2='1')then
case cs is --5位循环计数器when "0001"=>cs<="0010";
when"0010"=>cs<="0011";
when"0011"=>cs<="0100";
when"0100"=>cs<="0101";
when"0101"=>cs<="0001";
when others=>cs<="0001";
end case;
end if;
if cs="0001"then
case temp1 is—时间十位
when 0=>tim_s<="1111110";cat<="111101";
when 1=>tim_s<="0110000";cat<="111101";
when 2=>tim_s<="1101101";cat<="111101";
when 3=>tim_s<="1111001";cat<="111101";
when 4=>tim_s<="0110011";cat<="111101";
when 5=>tim_s<="1011011";cat<="111101";
when others=>tim_s<="0000000";cat<="111101";
end case;
elsif cs="0010"then
case temp2 is—时间个位
when 0=>tim_s<="1111110";cat<="111110";
when 1=>tim_s<="0110000";cat<="111110";
when 2=>tim_s<="1101101";cat<="111110";
when 3=>tim_s<="1111001";cat<="111110";
when 4=>tim_s<="0110011";cat<="111110";
when 5=>tim_s<="1011011";cat<="111110";
when 6=>tim_s<="1011111";cat<="111110";
when 7=>tim_s<="1110000";cat<="111110";
when 8=>tim_s<="1111111";cat<="111110";
when 9=>tim_s<="1111011";cat<="111110";
when others=>tim_s<="0000000";cat<="111110";
end case;
elsif cs="0011" then
case temp3 is—温度十位
when 1=>tim_s<="0110000";cat<="011111";
when 2=>tim_s<="1101101";cat<="011111";
when 3=>tim_s<="1111001";cat<="011111";
when 4=>tim_s<="0110011";cat<="011111";
when others=>tim_s<="0000000";cat<="011111";
end case;
elsif cs="0100"then
case temp4 is—温度个位
when 0=>tim_s<="1111110";cat<="101111";
when 1=>tim_s<="0110000";cat<="101111";
when 2=>tim_s<="1101101";cat<="101111";
when 3=>tim_s<="1111001";cat<="101111";
when 4=>tim_s<="0110011";cat<="101111";
when 5=>tim_s<="1011011";cat<="101111";
when 6=>tim_s<="1011111";cat<="101111";
when 7=>tim_s<="1110000";cat<="101111";
when 8=>tim_s<="1111111";cat<="101111";
when 9=>tim_s<="1111011";cat<="101111";
when others=>tim_s<="0000000";cat<="101111";
end case;
elsif cs="0101"then
case gear is –档位
when 1=>tim_s<="0110000";cat<="111011";
when 2=>tim_s<="1101101";cat<="111011";
when 3=>tim_s<="1111001";cat<="111011";
when 4=>tim_s<="0110011";cat<="111011";
when others=>tim_s<="0000000";cat<="111011";
end case;
end if;
end process;
P5:process(clk1,clk4,clk5)—档位选择
begin
case gear is
when 1=>cclk<=clk5;
when 2=>cclk<=clk1;
when 3=>cclk<=clk4;
when others=>cclk<='1';风扇停止
end case;
end process;
P6:process(cclk,count1,count2)—用于4个点阵图案的转换计数器
begin
if(cclk'event and cclk = '1') then
count2<= count2+ 1;
if(count2 = "11") then
count2<= "00";
end if;
end if;
end process;
P7:process(clk3,count1,count2)—点阵显示
begin
if(clk3'event and clk3 = '1') then
count1<= count1+ 1;
if(count1 = "111") then
count1<= "000";
end if;
end if;
if on_off='1'then
case count2 IS
when "00"=>
case count1 IS
when "000" => row<="01111111";colr<="10000000";colg<="00000001";
when "001" => row<="10111111";colr<="01000000";colg<="00000010";
when "010" => row<="11011111";colr<="00100000";colg<="00000100";
when "011" => row<="11101111";colr<="00010000";colg<="00001000";
when "100" => row<="11110111";colr<="00001000";colg<="00010000";
when "101" => row<="11111011";colr<="00000100";colg<="00100000";
when "110" => row<="11111101";colr<="00000010";colg<="01000000";
when "111" => row<="11111110";colr<="00000001";colg<="10000000";
end case;
when "01"=>
case count1 is
when "000" => row<="01111111";colr<="00001000";colg<="00000000";
row<="10111111";colr<="00001000";colg<="00000000";
when "010" => row<="11011111";colr<="00001000";colg<="00000000";
when "011" => row<="11101111";colr<="00001000";colg<="11110000";
when "100" => row<="11110111";colr<="00010000";colg<="00001111";
when "101" => row<="11111011";colr<="00010000";colg<="00000000";
when "110" => row<="11111101";colr<="00010000";colg<="00000000";
when "111" => row<="11111110";colr<="00010000";colg<="00000000";
end case;
when"10"=>
case count1 is
when "000" => row<="01111111";colg<="10000000";colr<="00000001";
when "001" => row<="10111111";colg<="01000000";colr<="00000010";
when "010" => row<="11011111";colg<="00100000";colr<="00000100";
when "011" => row<="11101111";colg<="00010000";colr<="00001000";
when "100" => row<="11110111";colg<="00001000";colr<="00010000";
when "101" => row<="11111011";colg<="00000100";colr<="00100000";
when "110" => row<="11111101";colg<="00000010";colr<="01000000";
when "111" => row<="11111110";colg<="00000001";colr<="10000000";
end case;
when"11"=>
case count1 is
when "000" => row<="01111111";colg<="00001000";colr<="00000000";
when "001" => row<="10111111";colg<="00001000";colr<="00000000";
when "010" => row<="11011111";colg<="00001000";colr<="00000000";
when "011" => row<="11101111";colg<="00001000";colr<="11110000";
when "100" => row<="11110111";colg<="00010000";colr<="00001111";
row<="11111011";colg<="00010000";colr<="00000000";
when "110" => row<="11111101";colg<="00010000";colr<="00000000";
when "111" => row<="11111110";colg<="00010000";colr<="00000000";
end case;
end case;
else row<="11111111";
end if;
end process;
P8:process(clk) --音乐的分频
begin
if clk'event and clk='1' then
if div_count11=24 then
div_count11<=0;
clk_div11<=not clk_div11;
elsif div_count11=11 then
div_count11<=div_count11+1;
clk_div11<=not clk_div11;
else
div_count11<=div_count11+1;
end if;
end if;
if clk'event and clk='0' then
if div_count12=24 then
div_count12<=0;
clk_div12<=not clk_div12;
elsif div_count12=11 then
div_count12<=div_count12+1;
clk_div12<=not clk_div12;
else
div_count12<=div_count12+1;
end if;
end if;
clk_div1<=clk_div11 OR clk_div12;
end process ;
P9:process(clk_div1) --音乐的分频2
variable div_count2:integer range 0 to 100000;
begin
if clk_div1'event and clk_div1='1' then
if div_count2=99999 then
div_count2:=0;
clk_div2<=not clk_div2;
else
div_count2:=div_count2+1;
end if;
end if;
end process ;
P10:process(clk1)—开机倒计时
begin
if clk1'event and clk1='1' then
if on_off='0' then
ono<='0';
mus<="111";
elsif on_off='1'then
if mus="000" then
ono<='0';
else
mus<=mus-1;
ono<='1';
end if;
end if;
end if;
end process;
P11:process(clk_div2,ono) --音乐的谱子
variable note_count:integer range 0 to 15; --NUMBER COUNT OF NOTES
variable BEAT_COUNT:integer range 0 to 19; --NUMBER COUNT OF BEATS
type ms is array(19 downto 0,7 downto 0) of integer range 0 to 48; --RECORD MUSIC SCORE INFO.
constant wftt:ms :=(
(0 ,0 ,0 ,0 ,0 ,0 ,24,26),
(27,27,27,26,27,27,31,31),
(26,26,26,26,26,26,19,19),
(24,24,24,22,24,24,27,27),
(22,22,22,22,0 ,0 ,19,19),
(20,20,20,19,20,27,27,27),
(19,19,19,19,0 ,27,27,27),
(26,26,26,44,44,44,26,26),
(26,26,26,26,0 ,0 ,24,26),
(27,27,27,26,27,27,31,31),
(26,26,26,26,0 ,0 ,19,19),
(24,24,24,22,24,24,27,27),
(22,22,22,22,22,22,0 ,19),
(20,20,27,26,26,26,27,27),
(29,29,29,31,27,27,0 ,0 ),
(27,26,24,24,26,26,22,22),
(24,24,24,24,0 ,0 ,27,29),
(31,31,31,29,31,31,35,35),
(29,29,29,29,0 ,0 ,22,22),
(27,27,26,26,27,27,31,31));
begin
if ono='0' then
note_count:=0;beat_count:=0;
note<=0;
elsif clk_div2'event and clk_div2='1' then
if beat_count=19 then
beat_count:=0;
elsif note_count>=15 then
note_count:=0;
beat_count:=beat_count+1;
else
note_count:=note_count+1;
end IF;
note<=wftt(19-beat_count,15-note_count);
end if;
end process;
P12:process(note) --表格
begin
case note is
when 1 =>tone<=1910; when 13 =>tone<=955; when 25 =>tone<=450; when 37 =>tone<=224;
when 2 =>tone<=1803; when 14 =>tone<=901; when 26 =>tone<=425; when 38 =>tone<=212;
when 3 =>tone<=1702; when 15 =>tone<=850; when 27 =>tone<=401; when 39 =>tone<=200;
when 4 =>tone<=1606; when 16 =>tone<=803; when 28 =>tone<=378; when 40 =>tone<=189;
when 5 =>tone<=1516; when 17 =>tone<=757; when 29 =>tone<=357; when 41 =>tone<=178;
when 6 =>tone<=1431; when 18 =>tone<=715; when 30 =>tone<=337; when 42 =>tone<=168;
when 7 =>tone<=1350; when 19 =>tone<=675; when 31 =>tone<=318; when 43 =>tone<=158;
when 8 =>tone<=1275; when 20 =>tone<=637; when 32 =>tone<=300; when 44 =>tone<=149;
when 9 =>tone<=1203; when 21 =>tone<=567; when 33 =>tone<=283;
when 45 =>tone<=141;
when 10 =>tone<=1135; when 22 =>tone<=535; when 34 =>tone<=267; when 46 =>tone<=133;
when 11 =>tone<=1072; when 23 =>tone<=505; when 35 =>tone<=252; when 47 =>tone<=125;
when 12 =>tone<=1011; when 24 =>tone<=477; when 36 =>tone<=238; when 48 =>tone<=118;
when others =>tone<=0;
end case;
end process;
P13:process(tone,clk_div1) --使用蜂鸣器播放
variable count:integer range 0 to 2047;
begin
if clk_div1'event and clk_div1='1' then
if tone=0 then
buzzer<='0';
count:=0;
elsif count=tone then
buzzer_h<=not buzzer_h;
buzzer<=buzzer_h;
count:=0;
else
count:=count+1;
end if;
end if;
end process;
end a;
五、功能说明与资源利用
1.功能说明
初始状态，晶码管显示温度为20，档位为1，时间为30。将拨码开关on_off为1，点阵亮起，风扇转起，开机音乐同时响起，5s左右后停止。使用按键可使温度上升与下降，范围为10-40，温度改变，档位随之改变，风扇的转速也同样改变。使用时间按键调控时间大小，范围为20至49，将时间控制拨码开关dec为1，时间开始倒计时，当时间为0时，档位变为4，风扇停止。按下clear键，风扇重新转起，时间复位为30，扳下开关on_off，点阵灭掉。
2．资源利用
六、故障及问题分析
1.在设置定时控制加减时，由于没加时序判断，按下按键后时间跳跃多个，无法正常控制时间的加减，在加了一个时序判断后，可以正常加减。
2.在同一个process之中，不能有两个时钟上升沿的判断，否则会报错。
3.在不同的process中不能同时对一个变量赋值，因为进程是并列的。
4.时间一直处于复位状态，无法调整时间。原因是在复位判断语句之中将判断错写成了赋值，使时间一直在复位。
5.点阵和晶码管显示发生错误，原因是管脚没有锁正确，导致显示发生错乱。
6.按键没反应，或晶码管，点阵出现非正常错误。原因是板子是坏的，换一个板子便好了。
七、总结
这次数电实验给我很大的启发，首先让我更深的理解了VHDL语言，其次也深刻理解了解编制程序的困难和原理所在，了解到即使是最简单的程序应用都离不开一次又一次的失败和可改正，在实验过程中一定要多注意细节，很多问题都是因为变量名的书写错误导致的，所以做实验做事都要怀着刻苦认真的态度来解决问题，发现问题。
这次实验是我们所学数字电路的一次综合应用，不仅让我们回忆起了先前的一些知识，也督促我们去学习一些新的有关VHDL的知识，这个过程也大大锻炼了我们的学习能力。过程是复杂而艰辛的，但收获是巨大得。
北京邮电大学数电实验一实验报告
北京邮电大学数字电路与逻辑 设计实验 学院： 班级： 作者： 学号：
实验一 Quartus II原理图输入法设计 一、实验目的： (1)熟悉Quartus II原理图输入法进行电路设计和仿真 (2)掌握Quartus II 图形模块单元的生成与调 (3)熟悉实验板的使用 二、实验所用器材： (1)计算机 (2)直流稳压电源 (3)数字系统与逻辑设计实验开发板 三、实验任务要求 (1)用逻辑门设计实现一个半加器，仿真验证其功能，并生成新的半加器图形模 块单元。 (2)用(1)中生成的半加器模块和逻辑门设计实现一个全加器，仿真验证其功能， 并下载到实验板测试，要求用拨码开关设定输入信号，发光二极管显示输出信号。 (3)用3线-8线译码器（74LS138）和逻辑门设计实现函数 ,仿真验证其功能，并下载到实验板测试。要求用拨码开关设定输入信号，发光二极管显示输出信号。 四、设计思路和过程 （1）半加器的设计 半加器电路是指对两个输入数据位进行加法，输出一个结果位和进位，不产生进位输入的加法器电路。是实现两个一位二进制数的加法运算电路。数据输入AI被加数、BI加数,数据输出SO和数(半加和)、进位C0。 在数字电路设计中，最基本的方法是不管半加器是一个什么样的电路，按组合数字电路的分析方法和步骤进行。 1．列出真值表 半加器的真值表见下表。表中两个输入是加数A0和B0，输出有一个是和S0，另一个是进位C0。
2 该电路有两个输出端，属于多输出组合数字电路，电路的逻辑表达式如下函数的逻辑表达式为：SO=AI⊕BI CO=AB 所以，可以用一个两输入异或门和一个两输入与门实现。
北邮数字电路综合实验报告
数字电路综合实验报告 简易智能密码锁 一、实验课题及任务要求 设计并实现一个数字密码锁，密码锁有四位数字密码和一个确认开锁按键，密码输入正确，密码锁打开，密码输入错误进行警示。 基本要求： 1、密码设置：通过键盘进行4 位数字密码设定输入,在数码管上显示所输入数字。通过密码设置确定键（BTN 键）进行锁定。 2、开锁：在闭锁状态下，可以输入密码开锁，且每输入一位密码，在数码管上显示“-”，提示已输入密码的位数。输入四位核对密码后，按“开锁”键，若密码正确则系统开锁，若密码错误系统仍然处于闭锁状态，并用蜂鸣器或led 闪烁报警。 3、在开锁状态下，可以通过密码复位键（BTN 键）来清除密码，恢复初始密码“0000”。闭锁状态下不能清除密码。 4、用点阵显示开锁和闭锁状态。 提高要求： 1、输入密码数字由右向左依次显示，即：每输入一数字显示在最右边的数码管上,同时将先前输入的所有数字向左移动一位。 2、密码锁的密码位数（4~6 位）可调。
3、自拟其它功能。 二、系统设计 2.1系统总体框图 2.2逻辑流程图
2.3MDS图 2.4分块说明 程序主要分为6个模块：键盘模块，数码管模块，点阵模块，报警模块，防抖模块，控制模块。以下进行详细介绍。 1.键盘模块 本模块主要完成是4×4键盘扫描，然后获取其键值，并对其进行编码，从而进行按键的识别，并将相应的按键值进行显示。 键盘扫描的实现过程如下：对于4×4键盘，通常连接为4行、4列，因此要识别按键，只需要知道是哪一行和哪一列即可，为了完成这一识别过程，我们的思想是，首先固定输出高电平，在读入输出的行值时，通常高电平会被低电平拉低，当当前位置为高电平“1”时，没有按键按下，否则，如果读入的4行有一位为低电平，那么对应的该行肯定有一个按键按下，这样便可以获取到按键的行值。同理，获取列值也是如此，先输出4列为高电平，然后在输出4行为低电平，再读入列值，如果其中有哪一位为低电平，那么肯定对应的那一列有按键按下。由此可确定按键位置。
北京邮电大学数字电路实验报告
北京邮电大学 数字电路与逻辑设计实验 实验报告 实验名称：QuartusII原理图输入 法设计与实现 学院：北京邮电大学 班级： 姓名： 学号：
一．实验名称和实验任务要求 实验名称：QuartusII原理图输入法设计与实现 实验目的：⑴熟悉用QuartusII原理图输入法进行电路设计和仿真。 ⑵掌握QuartusII图形模块单元的生成与调用； ⑶熟悉实验板的使用。 实验任务要求：⑴掌握QuartusII的基础上，利用QuartusII用逻辑 门设计实现一个半加器，生成新的半加器图像模 块。 ⑵用实验内容（1）中生成的半加器模块以及逻辑门 实现一个全加器，仿真验证其功能，并能下载到实 验板上进行测试，要求用拨码开关设定输入信号， 发光二级管显示输出信号。 ⑶用3线—8线译码器（74L138）和逻辑门实现要求 的函数：CBA F+ C + =,仿真验证其 + B C B A A A B C 功能，，并能下载到实验板上进行测试，要求用拨 码开关设定输入信号，发光二级管显示输出信号。二．设计思路和过程 半加器的设计实现过程：⑴半加器的应有两个输入值，两个输出值。 a表示加数，b表示被加数，s表示半加和， co表示向高位的进位。
⑵由数字电路与逻辑设计理论知识可知 b a s ⊕=;b a co ?= 选择两个逻辑门：异或门和与门。a,b 为异 或门和与门的输入，S 为异或门的输出，C 为与门的输出。 (3)利用QuartusII 仿真实现其逻辑功能， 并生成新的半加器图形模块单元。 (4)下载到电路板，并检验是否正确。 全加器的设计实现过程：⑴全加器可以由两个半加器和一个或门构 成。全加器有三个输入值a,b,ci ，两个输 出值s,co ：a 为被加数，b 为加数，ci 为低 位向高位的进位。 ⑵全加器的逻辑表达式为： c b a s ⊕⊕= b a ci b a co ?+?⊕=)( ⑶利用全加器的逻辑表达式和半加器的逻 辑功能，实现全加器。 用3线—8线译码器（74L138）和逻辑门设计实现函数 CBA A B C A B C A B C F +++= 设计实现过程：⑴利用QuartusII 选择译码器（74L138）的图形模块
2016年北邮数电实验报告
数字电路与逻辑设计 实验报告 学院：电子工程学院 班级： 姓名： 学号： 班内序号：
目录 （一）实验名称及实验任务要求 (1) （二）模块端口说明及连接图 (2) 1.1实验三(3)模块端口说明 (2) 1.2实验三(3)连接图 (2) 2.1实验四模块端口说明 (2) 2.2实验四连接图 (2) （三）原理图或VHDL代码 (3) 1.实验一(2)原理图 (3) 2.实验三(3)VHDL代码 (4) 3.实验四VHDL代码 (7) （四）仿真波形 (10) 1.实验一(2)仿真波形 (10) 2.实验三(3)仿真波形 (11) 3.实验四仿真波形 (11) （五）仿真波形分析 (11) 1.实验一(2)仿真波形分析 (11) 2.实验三(3)仿真波形分析 (11) 3.实验四仿真波形分析 (11) （六）故障及问题分析 (12) （七）总结和结论 (13)
（一）实验名称及实验任务要求 实验一 名称：QuartusII原理图输入法设计与实现 实验任务要求：EDA基础实验1（1）、（2）、（3）必做，选做VHDL 实现加法器。 实验二 名称：用VHDL设计与实现组合逻辑电路 实验任务要求：四人表决器、8421码转格雷码、数码管译码器（下载测试）。 实验三 名称：用VHDL设计与实现时序逻辑电路 实验任务要求：分频器、8421十进制计数器、将分频器/8421十进制计数器/数码管译码器3个电路进行连接并下载。 实验四 名称：用VHDL设计与实现相关电路 实验任务要求：数码管动态扫描控制器、点阵扫描控制器。
（二）模块端口说明及连接图 1.1实验三(3)模块端口说明 cp：时钟信号输入； rst：8421十进制计数器异步置位； c[6...0]：七段二极管数码管显示； cat[7...0]：数码管显示。 1.2实验三(3)连接图 2.1实验四模块端口说明 cp：时钟信号输入； rst：8421计数器异步复位； lgt[6...0]：七段二极管数码管显示； cat[7...0]：数码管显示。 2.2实验四连接图
北邮数电实验报告
北京邮电大学实验报告 实验名称：数字电路与逻辑设计实验报告 学院：信息与通信工程学院 班级： 姓名： 学号： 序号： 日期：
实验三:用VHDL语言设计与实现逻辑电路 一、实验内容 1. 用VHDL语言设计实现一个带异步复位的8421码十进制计数器，仿真验证其功能，并下载到实验版测试。要求用按键设定输入信号，发光二极管显示输出信号； 2.用VHDL语言设计实现一个分频系数为12，分频输出信号占空比为50%的分频器，仿真验证其功能； 3.将（1），（2）和数码管译码器3个电路进行连接，并下载到实验板显示计数结果。 二、模块端口说明及连接图 1.分频器 2. 计数器 clk: 时钟输入信号 clk: 时钟信号输入 clear: 复位信号输入 clear: 复位信号输入 clk_out: 时钟分频后的信号输出 q: 计数器的输出 3.数码管显示 b: 数码管的输入信号 seg: 译码显示输出 onoff: 数码管的输出控制
4.连接图 三、实验分析 1.设计思路 本实验将之前的分频器和计数器以及数码管显示模块组合起来，实现了单个数码管现显示0~9，每隔0.5s切换一次显示内容。 COMPONENT div_12实现了时钟分频，将50MHz的单片机晶振时钟进行分频，输出频率2HZ占空比50%的方波时钟，以此时钟作为内部时钟驱动计数器。 COMPONENT jishuqi是一个十进制计数器，NUM从“0000”到“1001”循环变化，模为10。计数器的输出传递给数码管译码显示电路。 COMPONENT seg7_1是数码管译码显示电路，将收到的信号NUM译码并控制数码管的段锁存来控制数码管的显示。 整体来看，div-12提供了分频后2Hz的时钟，驱动计数器计数，计数的结果作为数码管译码显示模块的输入，根据计数器实时的数进行数码管的显示。综合起来就实现了设计的功能。 在进行电路的连接时，可直接在代码中分成三个进程来实现，也可通过为每个模块建立符号，连接电路图来实现。 2. 具体代码如下： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY fenpinjishu IS PORT( clear2 :IN STD_LOGIC; clk1:IN STD_LOGIC; b1:OUT STD_LOGIC_VECTOR(6 downto 0); CAT:OUT STD_LOGIC_VECTOR(7 downto 0) );
数电实验实验报告
数字电路实验报告
实验一 组合逻辑电路分析 一．试验用集成电路引脚图 74LS00集成电路 74LS20集成电路 四2输入与非门 双4输入与非门 二．实验内容 1.实验一 自拟表格并记录: 2.实验二 密码锁的开锁条件是：拨对密码，钥匙插入锁眼将电源接通，当两个条件同时满足时，开锁信号为“1”，将锁打开。否则，报警信号为“1”，则接通警铃。试分析密码锁的密码ABCD 是什么？ X1 2.5 V A B C D 示灯：灯亮表示“1”，灯灭表示“0” ABCD 按逻辑开关，“1”表示高电平，“0”表示低电平
ABCD 接逻辑电平开关。 最简表达式为：X1=AB ’C ’D 密码为： 1001 A B C D X1 X2 A B C D X1 X2 0 0 0 0 0 1 1 0 0 0 0 1 0 0 0 1 0 1 1 0 0 1 1 0 0 0 1 0 0 1 1 0 1 0 0 1 0 0 1 1 0 1 1 0 1 1 0 1 0 1 0 0 0 1 1 1 0 0 0 1 0 1 0 1 0 1 1 1 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 1 0 1 1 1 1 1 1 1 1 1 三.实验体会： 1.分析组合逻辑电路时，可以通过逻辑表达式，电路图和真值表之间的相互转换来到达实验所要求的目的。 2.这次试验比较简单，熟悉了一些简单的组合逻辑电路和芯片 ，和使用仿真软件来设计和构造逻辑电路来求解。 实验二 组合逻辑实验（一） 半加器和全加器 一．实验目的 1. 熟悉用门电路设计组合电路的原理和方法步骤 二．预习内容 1. 复习用门电路设计组合逻辑电路的原理和方法步骤。 2. 复习二进制数的运算。 3. 用“与非门”设计半加器的逻辑图。 4. 完成用“异或门”、“与或非”门、“与 非”门设计全加器的逻辑图。 5. 完成用“异或”门设计的3变量判奇 电路的原理图。 三．元 件参考 U1A 74LS00D U1B 74LS00D U1C 74LS00D U1D 74LS00D U2A 74LS00D U2B 74LS00D U2C 74LS00D U3A 74LS20D X1 2.5 V X2 2.5 V VCC 5V A Ｂ Ｃ D
北邮-数电实验报告
北邮-数电实验报告
数字电路实验报告 学院：信息与通信工程 专业：信息工程 班级：2013211125 学号：2013210681 姓名：袁普
②：仿真波形图以及分析 波形图： 波形分析：通过分析ab ci三个输入在8中不同组合下的输出，发现与全加器的真值表吻合，说明实现了全加器的逻辑功能。同时看见波形中出现了毛刺（冒险），这也与事实一致。 ③：故障及问题分析 第一次在做全加器的时候发现找不到已经生成的半加器模块，后来发现是因为在建立工程时这两个项目没有建在同一个文件夹里，在调用的时候就找不到。后来我将全加器工程建在同一个文件夹里解决了此问题。
实验二：用VHDL设计和实现组合逻辑电路 一：实验要求 ①：用VHDL设计一个8421码转换为格雷码的代码转换器，仿真验证其功能。 ②：用VHDL设计一个4位二进制奇校验器，要求在为奇数个1时输出为1，偶数个1时输出为0，仿真验证其功能。 ③：用VHDL设计一个数码管译码器，仿真验证其功能，下载到实验板测试，要求用拨码开关设定输入信号，数码管显示输出信号，并且只使一个数码管有显示，其余为熄灭状态。 二：故障及问题分析 在刚开始实现让一个数码管显示的时候，我本来准备再设置6个输入和输出，通过实验板上的拨码来输入信息分别控制不同的数码管的的开闭状态，但是后来发现这样效率很低而且实验板上的拨码开关数量根本不够。在老师的提醒下，我最终在VHDL里直接增加了一个向量输出”011111”来直接控制cat0~5六个管脚，从而达到了实验的要求。
实验三：用VHDL设计和实现时序逻辑电路 一：实验要求 ①：用VHDL语言设计实现一个8421十进制计数器，要求有高电平复位功能，仿真验证其功能。 ②：用VHDL语言设计实现一个分频系数为12，输出为占空比50%方波的分频器，有高电平复位功能，仿真验证其功能。 ③：将（1），（2）和数码管译码器三个电路进行连接，仿真验证其功能，并下载到实验板进行测试，要求第三个数码管显示数字。二：报告内容 ①实验三（3）模块端口说明及模块代码 模块一：div12为一个有高电平复位功能的分频系数为12的分屏器，其输出是一个占空比50%的方波。此模块输入连接一个时钟输入，即可在输出端得到一个周期更大的方波输出。 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity div12 is port( clear,clk:in std_logic; clk_out:out std_logic ); end div12; architecture struct of div12 is signal temp:integer range 0 to 5; signal clktmp:std_logic; begin process(clk,clear) begin if(clear='1') then
北邮数电实验报告
北京邮电大学 实验报告实验名称：数电电路与逻辑设计实验 学院：信息与通信工程学院 班级： 姓名： 学号： 班内序号： 日期：
一． 实验一：Quartus II 原理图输入法设计 1. 实验名称和实验任务要求 (1)用逻辑门设计实现一个半加器，仿真验证其功能，并生成新的半加器图形模块 元。 (2)用(1)中生成的半加器模块和逻辑门设计实现一个全加器，仿真验证其功能，并下载到实验板测试，要求用拨码开关设定输入信号，发光二极管显示输出信号入信号。 (3)用3线-8线译码器（74LS138）和逻辑门设计实现函数 F=A B C +A B C +A B C + A B C 。 2. 实验原理图及波形图 （1）半加器 （2）全加器
（3）74LS38 3.仿真波形图分析 (1)半加器： 输入为a，b，输出S，CO（进位）。 当ab都为0时，半加和s=0，进位端co=0。 当ab都为1时，半加和s=0，进位端co=1。 当a=1,b=0 或a=0,b=1时，半加和s=1，进位端co=0。 (2)全加器：
输入a，b，输出S，CO（进位），ci（低进位）。 当a=0，b=0,ci=0,输出s=0，co=0。 当a=0，b=1或a=1，b=0又 ci=0,输出s=1，co=0。 当a=0，b=0,ci=1,输出s=1，co=0。 (3)74LS138 输入A,B,C,输出为3。 四个输出对应F中的四个最小项，Y0、Y2、Y4、Y7，以实现函数功能。 二．实验二：用 VHDL 设计与实现组合逻辑电路 1.实验名称和实验任务要求 (1)用VHDL语言设计实现一个共阴极7段数码管译码器，仿真验证其功能。要求用拨码开关设定输入信号，7段数码管显示输出信号。 (2) 用VHDL语言设计实现一个8421码转换为余3码的代码转换器，仿真验证其功能。要求用拨码开关设定输入信号，发光二极管显示输出信号。 (3) 用VHDL语言设计实现一个4位二进制奇校验器，输入奇数个’1’时，输出为’1’，否则输出’0’，仿真验证其功能。要求用拨码开关设定输入信号，发光二极管显示输出信号。 2．实验代码及波形图 （1）共阴极7段数码管译码器 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY GUAN IS PORT(A:IN STD_LOGIC_VECTOR(3 DOWNTO 0); B:OUT STD_LOGIC_VECTOR(6 DOWNTO 0); C:OUT STD_LOGIC_VECTOR(5 DOWNTO 0)); END GUAN; ARCHITECTURE encoder_arch OF GUAN IS BEGIN PROCESS(A) BEGIN C<="011111"; CASE A IS WHEN"0000"=> B<="1111110";--0 WHEN"0001"=> B<="0110000";--1 WHEN"0010"=> B<="1101101";--2 WHEN"0011"=> B<="1111001";--3 WHEN"0100"=> B<="0110011";--4 WHEN"0101"=> B<="1011011";--5 WHEN"0110"=> B<="1011111";--6 WHEN"0111"=> B<="1110000";--7 WHEN"1000"=> B<="1111111";--8 WHEN"1001"=> B<="1111011";--9
00FF数字原理 北京邮电大学2012年阶段作业及实验汇总
一、判断题（共10道小题，共50.0分） 1.严格地说解码器输出的是PAM信号。 A.正确 B.错误 知识点: 平时作业1 学生答案: [B;] 标准答 案: B; 得分: [5] 试题分 值: 5.0 提示: 2.±127△的样值，各自对应的码字完全相同。 A.正确 B.错误 知识点: 平时作业1 学生答案: [B;] 标准答 案: B; 得分: [5] 试题分 值: 5.0 提示: 3.某位码的判定值与先行码的状态（是“0”还是“1”）有关。 A.正确 B.错误 知识点: 平时作业1 学生答案: [A;] 标准答 案: A; 得分: [5] 试题分 值: 5.0 提示: 4.A律13折线编码器编码位数越大越好。
A.正确 B.错误 知识点: 平时作业1 学生答案: [B;] 标准答 案: B; 得分: [5] 试题分 值: 5.0 提示: 5.A律13折线的量化信噪比高于A律压缩特性的量化信噪比。 A.正确 B.错误 知识点: 平时作业1 学生答案: [B;] 标准答 案: B; 得分: [5] 试题分 值: 5.0 提示: 6.带通型信号的抽样频率若取fs≥2f M会产生折叠噪声。 A.正确 B.错误 知识点: 平时作业1 学生答案: [B;] 标准答 案: B; 得分: [5] 试题分 值: 5.0 提示: 7.PCM通信系统中的D/A变换是A/D变换的反过程。 A.正确 B.错误 知识点: 平时作业1 学生答案: [A;] 标准答 案: A;
得分: [5] 试题分 值: 5.0 提示: 8.参量编码的特点是编码速率低，语声质量高于波形编码。 A.正确 B.错误 知识点: 平时作业1 学生答案: [B;] 标准答 案: B; 得分: [5] 试题分 值: 5.0 提示: 9.时分多路复用的方法不能用于模拟通信。 A.正确 B.错误 知识点: 平时作业1 学生答案: [A;] 标准答 案: A; 得分: [5] 试题分 值: 5.0 提示: 10.模拟信号的幅度和时间均连续。 A.正确 B.错误 知识点: 平时作业1 学生答案: [B;] 标准答 案: B; 得分: [5] 试题分 值: 5.0 提示: 11.
北邮数电实验分析报告-信息
北邮数电实验报告-信息
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数字电路与逻辑设计实验 姓名*** 学院信息与通信工程学院 专业信息工程 班级*** 学号**** 班内序号***
实验一 一、实验名称和实验任务要求 1.实验内容：QuartusII原理图输入法设计与实现。 2.实验目的： （1）熟悉用QuartusII原理图输入法进行电路设计和仿真。 （2）掌握QuartusII图形模块单元的生成与调用。 （3）熟悉实验板的使用。 3.实验任务要求： （1）用逻辑门设计实现一个半加器，仿真验证其功能，并生成新的半加器图像模块。 （2）用实验内容1中生成的半加器模块和逻辑门设计实现一个全加器，仿真验证其功能，并下载到实验板上测试。要求用拨码开关设定输入信 号，发光二极管显示输出信号。 （3）用3线—8线译码器（74LS138）和逻辑门实现函数 F=(/)(/)(/)+(/)(/)+(/)(/)+，仿真验证其功能，并下载到实 验板测试。要求用拨码开关设定输入信号，发光二极管显示输出信号。 二、原理图 半加器模块和逻辑门设计实现的全加器： 三、仿真波形图及分析 电路实现了全加器的功能。全加器是实现两个1位二进制数及低位来的进位相加求得和数及向高位进位的逻辑电路。由其原理可得逻辑表达式：sum=ain⊕bin⊕cin
cout = （ain⊕bin）cin + ain*bin。 列出真值表： 输入输出 ain bin cin cout sum 0 0 0 0 0 0 0 1 0 1 0 1 0 0 1 0 1 1 1 0 1 0 0 0 1 1 0 1 1 0 1 1 0 1 0 1 1 1 1 1 仿真波形对比真值表，可以看出波形图与理论值完全符合。 四、故障及问题分析 1、问题：按照逻辑表达式连接了全加器电路后，仿真波形很乱。 解决方法：思考后知道了应该把输入信号依次设成2的n次方，这样的仿真波形清楚容易分析。 2、问题：把代码下载到板子上的过程中，进行到37%的时候停了，等了2分钟 也没继续下载。 解决方法：再次重连USB尝试下载，手紧握着接线口，下载成功了，分析可能是接线口接触不好。 实验二 一、实验名称和实验任务要求 1.实验内容：用VHDL设计与实现组合逻辑电路。 2.实验目的： （1）熟悉用VHDL语言设计组合逻辑电路的方法。 （2）熟悉用QuartusII文本输入法进行电路设计。 3.实验任务要求： （1）用VHDL语言设计实现一个4位二进制奇校验器，输入奇数个‘1’时，输出为‘1’，否则输出‘0’，仿真验证其功能，并下载到实验板测 试。要求用拨码开关设定输入信号，发光二极管显示输出信号。 （2）用VHDL语言设计实现一个8421码转换为余3码的代码转换器，仿真验证其功能，并下载到实验板测试。要求用拨码开关设定输入信号， 发光二极管显示输出信号。
北邮电磁场与电磁波演示实验
频谱特性测量演示实验 1.ESPI 测试接收机所测频率范围为: 9KHz—3GHz 2.ESPI 测试接收机的RF输入端口 最大射频信号: +30dbm，最大直流:50v 3.是否直观的观测到电磁波的存在？（回答是/否） 否 4.演示实验可以测到的空间信号有哪些，频段分别为: 广播：531K~1602KHz GSM900：上行：890~915 MHz 下行：935~960 MHz GSM1800：上行：1710~1755 MHz 下行：1805~1850 MHz WCDMA：上行：1920～1980MHz 下行：2110～2170MHz CDMA2000：上行：1920～1980MHz 下行：2110～2170MHz TD-SCDMA：2010～2025MHz 5.课堂演示的模拟电视和数字电视频谱图：如何判断是模拟还是数字电视？ 模拟信号以残留边带调幅方式频分复用传输,有明确的载波频率,不同频道的图像有不同的载波频率。模拟信号频谱为:每8MHz带宽即一个频道内,能量集中分布在图像载频上,在该载频附近有一个跳动的峰,为彩色副载波所在,再远一点(在8MHz内)还有一个峰,为伴音副载波的峰。 数字信号：一个数字频道的已调信号像一个抬高了的噪声平台, 均匀地平铺于整个带宽之内, 它的能量是均匀分布在整个限定带宽内的。 6.课堂演示GSM900上下行频谱图，CDMA下行频谱图，3G下行频谱图： GSM900上行：
GSM900下行：
CDMA下行： 3G下行：
7.该频谱仪能检测的频谱范围，是否能观察到WIFI、电磁炉、蓝牙等频谱？（请 分别说明，并指出其频率） 可以 该频谱仪能检测的频谱范围为9KHz—3GHz 所以，能够观察到：WIFI：2.4G 电磁炉：20KHz—30KHz 蓝牙：2.4G 网络参量测量演示实验 1矢量网络分析仪所测频段：300KHz—3GHz 2端口最大射频信号: 10DBM 3矢量网络分析仪为何要校准： 首先，仪器的硬件电路需要校正，即消除仪器分析的系统误差；其次，分析仪的测量精度很大程度上受分析仪外部附件的影响，测试的组成部分如连接电缆和适配器幅度和相位的变化会掩盖被测件的真实响应，必须通过用户校准去除这些附件的影响。 4默认校准和用户校准的区别： 默认校准通过网络分析仪的套包的一系列校准标准来完成，对系统误差进行校准；用户校准时校准标准由用户制定，由用户定义的标准来完成，用于对参考面等进行精确校准。 5使用矢量网络分析仪的注意事项： 1、检查电源： 分析仪加电前，必须确认供电电源插座的保护地线已经可靠接地； 2、供电电源要求： 为防止或减少由于多台设备通过电源产生的相互干扰，特别是大功率设备产生的尖峰脉冲干扰可能造成分析仪硬件的毁坏，最好用220V交流稳压电源为分析仪供电； 3、电源线的选择： 使用随机携带的电源线，更换电源线时，最好使用同类型的电源线；
北邮大二下数电实验报告
邮电大学 数字电路与逻辑设计实验 学院： 班级： ： 学号： 班序号：
实验一 一、实验名称 Quartus II 原理图输出法设计 （一）半加器 二、实验任务要求 用逻辑门设计实现一个半加器，仿真验证其功能，并生成新的半加器图形模块单元。 三、设计思路和过程 ◎设计思路 半加器电路是指对两个输入数据位进行加法，输出一个结果位和进位，不产生进位输入的加法器电路，是实现两个一位二进制数的加法运算电路。 数据输入：被加数AI、加数BI 数据输出：半加和SO、进位CO ◎设计过程 (1)列出真值表
01 1 0 10 1 0 110 1 *表中两个输入是加数AI和BI，输出有一个是和SO，另一个是进位CO。(2)根据真值表写出输出逻辑表达式 该电路有两个输出端，属于多输出组合数字电路，电路的逻辑表达式如下： AI =。所以，可以用一个两输入异或门和一个两输入与门CO? SO⊕ BI AI =,BI 实现。 ◎实验原理图 四、仿真波形图及分析
根据仿真波形对比半加器真值表，可以确定电路实现了半加器的功能。但我们也可以发现输出SO出现了静态功能冒险，要消除该冒险可以加入相应的选通脉冲。 （二）全加器 二、实验任务要求 用实验容1中生成的半加器模块和逻辑门设计实现一个全加器，仿真验证其功能，并下载到实验板测试，要求用拨码开关设定输入信号，发光二极管显示输出信号。 三、设计思路和过程 ◎设计思路 全加器与半加器的区别在于全加器有一个低进位CI，从外部特性来看，它
是一个三输入两输出的器件。 ◎设计过程 (1)全加器的真值表如下 *其中AI 为被加数，BI 为加数，CI 为相邻低位来的进位数。输出本位和为SO ，向相邻高位进位数为CO 。 (2)根据真值表写出逻辑表达式： CI BI AI SO ⊕⊕=,BI AI CI BI AI CO ?+?⊕=)( 根据逻辑表达式，可以知道只要在半加器的基础上再加入一个异或门、一个两输入与门和两输入或门即可实现全加器。 ◎实验原理图
北邮数电综合实验电子沙漏的设计与实现
北京邮电大学数电综合实验报告 实验名称：电子沙漏的设计与实现 学院：信息与通信工程学院 姓名： 班级： 学号： 班内序号：
一、实验设计的基本要求 沙漏是一种古老的计时工具，也是一种玩具。电子沙漏用发光二极管表示沙粒，模拟沙漏的运动过程。电子沙漏会像真正的沙漏一样，上部的沙粒（点亮的发光二极管）一粒一粒往下掉，下部的沙粒一粒一粒堆起来。 1、采用 8*8 双色点阵显示电子沙漏的开机界面,如图 2 所示。其中红色 LED 代表沙漏的上半部分沙粒 VD0~VD15,绿色 LED 代表沙漏的下半部分 VD0'~VD15'。 2、用拨码开关 SW1 模拟重力感应器。当 SW1 为低电平时,沙粒从VD0~VD15 向 VD0'~VD15'移动;当 SW1 为高电平时,沙粒从 VD0'~VD15'向 VD0~VD15 移动。 3、按键 BTN0 作为计时启动停止按键,启动后沙粒即可按照 SW1 设定的方向移动, 以 SW1 为低电平时为例,LED 移动的顺序与对应关
系如图 3 的1~16所示(若 SW1 为高电平,则点阵显示移动顺序为 16~1)。每颗沙粒的移动时间为 1 秒,当移动到图 3 的16时,若 SW1 仍为低电平,则保持沙粒不动,但计时继续,直到 SW1 的电平发生变化或者 BTN0 计时停止。
4、设计实现一个 60 秒计时器,当按键 BTN0 启动时开始工作,用于在沙粒移动过程中进行计时校准,并用数码管 DISP0~DISP1 显示计时结果。 提高要求: 1、可以调节控制电子沙漏的流动速度。? 2、用多种方式呈现电子沙漏界面。? 3、自行设定沙粒的移动路径,显示每颗沙粒的移动过程。 4、外接重力感应器,实现真实的电子沙漏功能。? 5、自拟其它功能。 二、系统设计 1、设计思路 实验比较复杂，故采用分模块设计的思想，将模块分为了分频模块、控制模块、数码管显示模块、8*8点阵显示模块。 由于本实验需要用BTN0按键来控制时间和沙漏的开始运行以及时间的暂停功能，故需要检测输入，此时就要用到防抖模块，防止在按下按键时有多个上升沿产生导致开关并不能完美的发挥作用。 控制模块是用来实现具体的操作的，通过对按下BTN0按键的次数统计，将其分为奇数与偶数两种情况，在奇数时使功能正常运行，在统计为偶数时使时间暂停，以此来实现对此系统的控制。
北京邮电大学数字电路实验报告
北京邮电大学数字电路实验报告
北京邮电大学 数字电路与逻辑设计实验 实验报告 实验名称：QuartusII原理图输入 法设计与实现 学院：北京邮电大学 班级： 姓名： 学号：
一．实验名称和实验任务要求 实验名称：QuartusII原理图输入法设计与实现 实验目的：⑴熟悉用QuartusII原理图输入法进行电路设计和仿真。 ⑵掌握QuartusII图形模块单元的生成与调用； ⑶熟悉实验板的使用。 实验任务要求：⑴掌握QuartusII的基础上，利用QuartusII用逻辑 门设计实现一个半加器，生成新的半加器图像模 块。 ⑵用实验内容（1）中生成的半加器模块以及逻辑门 实现一个全加器，仿真验证其功能，并能下载到实 验板上进行测试，要求用拨码开关设定输入信号， 发光二级管显示输出信号。 ⑶用3线—8线译码器（74L138）和逻辑门实现要求 的函数：CBA F+ C + =,仿真验证其 + B C B A A A B C 功能，，并能下载到实验板上进行测试，要求用拨 码开关设定输入信号，发光二级管显示输出信号。二．设计思路和过程 半加器的设计实现过程：⑴半加器的应有两个输入值，两个输出值。 a表示加数，b表示被加数，s表示半加和， co表示向高位的进位。
⑵由数字电路与逻辑设计理论知识可知b a s ⊕=;b a co ?= 选择两个逻辑门：异或门和与门。a,b 为异或门和与门的输入，S 为异或门的输出，C 为与门的输出。 (3)利用QuartusII 仿真实现其逻辑功能，并生成新的半加器图形模块单元。 (4)下载到电路板，并检验是否正确。 全加器的设计实现过程：⑴全加器能够由两个半加器和一个或门构成。全加器有三个输入值a,b,ci ，两个输 出值s,co ：a 为被加数，b 为加数，ci 为低 位向高位的进位。 ⑵全加器的逻辑表 示式为： c b a s ⊕⊕= b a ci b a co ?+?⊕=)(
北邮数电综合实验报告
数字电路与逻辑设计实验题目: 简易出租车计价器 学号： 姓名： 班级： 学院： 时间：2013/11/4
一．设计课题的任务要求 设计一台出租车计价器，不同情况具有不同的收费标准。 基本要求： 1、行驶公里：用时钟2 秒钟表示出租车匀速行驶1 公里，在行车5 公里以内，按起步 价13 元收费，超过5 公里部分，以每公里2 元收费。燃油附加费为每运次1 元。 2、途中等待：用按键控制中途等待，等待少于（包括）5 秒不收费，超过5 秒后每等待3 秒钟加收1 元。 3、用数码管分时显示计费金额、行驶里程和等候时间。字母A 表示当前处于显示计费金额状态，字母B 表示当前处于显示行驶里程状态，字母C 表示当前处于显示等候时间状态。 4、用按键控制出租车空驶、载客状态并用点阵显示空驶、载客状态。 二、系统设计（包括设计思路、总体框图、分块设计） 1、设计思路： 将整个计价器分为控制和计费模块，按键及防抖模块，数码管显示模块，点阵显示模块。其中控制和计费模块作为系统核心，负责给出所有控制和对外显示信号。按键及防抖模块提供输入按键信号，用于状态间切换。数码管用于显示计费金额、里程和等待时间信息。点阵模块用于显示出租车载客和空驶状态。
2、设计框图： 3、分块设计 ①控制和计费模块： 采用状态机的设计方式，根据计费计时方式的不同，分为了S0、S1、S2、S3四个状态，四个状态的含义和状态转移图如图所示：
②按键防抖模块： 如图：按键防抖模块的原理是利用信号延迟，每个防抖模块都有一个输入时钟，每按下一次按键后输出端将产生一个输入时钟宽度的脉冲，输入时钟频率与主控模块中的状态切换扫描时钟频率相同，使状态能够及时的切换。
北邮模电实验报告函数发生器
北京邮电大学 课程实验报告 课程名称：电子测量与电子电路 设计题目：函数信号发生器 院系：电子工程学院电子科学与技术专业 班级： 2013211209 学生姓名: 刘博闻 学号: 2013211049 指导教师:高惠平
摘要 函数信号发生器广泛地应用于各大院校和科研场所。随着科技的进步，社会的发展，单一的函数信号发生器已经不能满足人们的需求，本实验设计的正是多种波形发生器。 本实验由两个电路组成，方波—三角波发生电路和三角波—正弦波变换电路。方波—三角波发生电路由自激的单线比较器产生方波，通过RC积分电路产生三角波，在经过差分电路可实现三角波—正弦波的变换。 本电路振荡频率和幅度用电位器调节，输出方波幅度的大小由稳压管的稳压值决定；而正弦波幅度和电路的对称性也分别由两个电位器调节，以实现良好的正弦波输出图形。它的制作成本不高，电路简单，使用方便，有效的节省了人力，物力资源，具有实际的应用价值。 关键词：三角波方波正弦波幅度调节频率调节
目录 设计要求 (1) 1．前言 (1) 2．方波、三角波、正弦波发生器方案 (1) 2.1原理框图 (1) 2.2 系统组成框图 (2) 3．各组成部分的工作原理 (2) 3.1 方波-三角波产生电路的工作原理 (2) 3.2 三角波-正弦波转换电路的工作原理 (4) 3.3 总电路图 (6) 4.用Mutisim电路仿真 (7) 4.1方波—三角波电路的仿真 (7) 4.2方波—正弦波电路的仿真 (8) 5电路的实验结果及分析 (9) 5.1方波波形产生电路的实验结果 (9) 5.2 方波---三角波转换电路的实验结果 (10) 5.3正弦波发生电路的实验结果 (11) 5.4实验结果分析 (12) 6．实验总结 (12) 7．仪器仪表清单 (13) 7.1所用仪器及元器件： (13) 7.2仪器清单表 (13) 8．参考文献 (16) 9.致谢 (166)
北邮数电实验报告
北京邮电大学 实验报告 实验名称：数电实验学院：信息与通信工程学院 班级： 姓名： 学号： 日期：2015年5月
目录 1、实验一 (4) (1)实验名称和任务要求 (4) (2)原理图 (4) (3)仿真波形及分析 (5) 2、实验二 (5) (1)实验名称和任务要求 (5) (2)VHDL代码 (6) (3)模块连接图 (8) (4)仿真波形及分析 (8) 3、实验三 (9) (1)实验名称和任务要求 (9) (2)VHDL代码 (10) (3)连接VHDL代码 (11) (4)图形模块 (12) (5)仿真波形及分析 (12) (6)端口说明 (13) 4、实验四 (13) (1)实验名称和任务要求 (13) (2)VHDL代码 (13) (3)图形模块 (16)
(4)仿真波形及分析 (18) (5)端口说明 (21) 5、故障及问题分析 (21) 6、总结 (21)
一：实验一 1、实验名称和任务要求 实验名称：Quartus2原理图输入法设计 实验目的： 1、熟悉用Quartus2原理图输入法进行电路设计和仿真 2、掌握Quartus2图形模块单元的生成与调用 3、熟悉实验板的使用 实验内容： 1 、用逻辑门设计实现一个半加器，仿真验证其功能，并生成新的半加器图 形模块单元。 2 、用实验内容1中生成的半加器模块和逻辑门设计实现一个全加器，仿真 验证其功能，并下载到实验板测试，要求用拨码开关设定输入信号，发光二极管显示输出信号。 3 、用3线-8线译码器（74LS138）和逻辑门设计实现函数 F=/C/B/A+/CB/A+C/B/A+CBA,仿真验证其功能，并下载到实验板测试。要求用拨码开关设定输入信号，发光二极管显示输出信号。 2、原理图 （1）半加器 （2）全加器
数电实验报告
实验2 组合逻辑电路（半加器全加器及逻辑运算） 一、实验目的 1.掌握组合逻辑电路的功能测试。 2.验证半加器和全加器的逻辑功能。 3.学会二进制数的运算规律。 二、实验仪器及材料 1.Dais或XK实验仪一台 2.万用表一台 3.器件：74LS00 三输入端四与非门3片 74LS86 三输入端四与或门1片 74LS55 四输入端双与或门1片 三、预习要求 1.预习组合逻辑电路的分析方法。 2.预习用与非门和异或门构成的半加器、全加器的工作原理。 3.学习二进制数的运算。 四、实验内容 1.组合逻辑电路功能测试。 图2－1 ⑴用2片74LS00组成图2－1所示逻辑电路。为便于接线和检查，在图中要注明芯片编号及各引脚对应的编号。 ⑵图中A、B、C接电平开关，Y1、Y2接发光管显示。 ⑶按表2－1要求，改变A、B、C的状态填表并写出Y1、Y2逻辑表达式。 ⑷将运算结果与实验比较。
(5)实验过程及实验图： 1）连线图： 2）实验图：
(6)实验总结： 用两片74ls00芯片可实现如图电路功能 2.测试用异或门（74LS86）和与非门组成的半加器的逻辑功能。 根据半加器的逻辑表达式可知，半加器Y是A、B的异或，而进位Z是A、B相与， 故半加器可用一个集成异或门和二个与非门组成如图2－2。 图2－2 ⑴在实验仪上用异或门和与门接成以上电路。A、B接电平开关S，Y、Z接电平显示。 ⑵按表2－2要求改变A、B状态，填表。 1）管脚图：
2）实验图 （4）实验总结：用异或门（74LS86）和与非门可组成半加器 3.测试全加器的逻辑功能。 ⑴写出图2－3电路的逻辑表达式。 ⑵根据逻辑表达式列真值表。 ⑶根据真值表画逻辑函数SiCi的卡诺图。
北邮数电实验电子琴
VHDL硬件描述语言程序设计简易电子琴演奏器 姓名：chi
目录 一、设计课题的任务要求 ............................................................. 错误!未定义书签。 二、系统设计................................................................................. 错误!未定义书签。 三、仿真波形及波形分析 ............................................................. 错误!未定义书签。 四、源程序..................................................................................... 错误!未定义书签。 五、功能说明................................................................................. 错误!未定义书签。 六、元器件清单及资源利用情况 ................................................. 错误!未定义书签。 七、故障及问题分析 ..................................................................... 错误!未定义书签。 八、总结和结论 ............................................................................. 错误!未定义书签。