规则设置要点
注意：画板时不要打开设计规则对话框，否则电脑会变慢。
1．设置NECK注意
设置NECK时，一定要设置MAX LENGTH（线长）。否则会报线宽错误。
2．差分线改线宽注意
在差分线设置里面改线宽，在physical（线宽规则）里面的线宽也会跟着改变。反过来在physical里面改线宽在差分对这边也会跟着变。注意这里说的改线宽是直接在列表里面改。如下图：
在列表处改线宽字体会变粗变蓝。而且在这里改了以后，在referenced physical CSet引用不同规则时，改过的地方不会再改变，可选中蓝色字体按DELETE删除。就可以变回引用的
规则。
3．差分对换层改线宽方法。
换层要在Physical里面的Electrical coustrant set(约束集合)新建一个约束，在By layer里面改。要注意的是它的优先级没有在差分对里面设置的高。如果在差分对里设了线宽，则换层时线宽会以差分对设的线宽来走线。可将差分对设置的线宽规则删除。
4．差分线走到区域时为什么线宽不变化？
区域规则设的线宽比physical设的换层变化线宽优级高。但在差分对设置的线宽又比区域高。
5．关于差分对的最小线间距Min line spacing NECK的最大线长（Max Length）
综合前面的知识，差分线的线宽线间距在Physical里面设置就可以了，而在Electrical里只
用来合成差分对。但要注意两点，1。差分对的最小线间距（Min line spacing）一定要设，
而且一定要等于或小于最小线宽(这个最小线宽可以是Min Nack 也可以是Min Lin Width，
反正谁小就用谁), 否则报L/L（线间距错误）2。一定要设NECK的最大线长（Max Length），否则报L/W（线宽错误）这些规则全都在Physical里设就可以了
6．我设了一个等长的设计规则,是在Relative Propagation Delay里面设的.然后我去走线,
走完后发现Relative Delay的Actual和Margin的颜色不变,只是黄色的.
原因是设计规则管理器的等长检查没打开，Analyze\Analysis Modes下先中Electrical Modes
把Relative propagation delay打开选ON。
7. 怎么放置Set as target ?
在relative propagation delay的relative delay / delta:tolerance下，在要设set as target的网络上点右键，选Set as target，OK。
8．时时查看网络走线长度。
在length上面点右键，在弹出的菜单中点选Analyze。这个菜单里还有sort 和hide column。
Sort用于排序，hide column用于隐藏列表。如果隐藏了，要打开可在view里打开。
9.Gap指的是线边与线边的距离。
10．相对等长走线Relative Propagation Delay规则的Margin、Length、Actual…详解.
如下图：
Delta:Tolerance:e用于定义走线与参考线的误差长度，这里是1.00MM:3.00MM 意思是；前面的1毫米表示目标长度再加1毫米再和其它走线比较，比较公差值就是后面的3毫米，这个3毫米表示正负3毫米。选定参考线也应在Delta:Tolerance 这一项里选。把鼠标移到
1.00MM:3.00M上点右键Set as target 。
ActuaL(当前值): 这个值是目标长度与实际走线长度的差值。这里是(21.32+1)-20.88=1.43(注；这个值会有误差). 21.32 就是target(参考线) ,而且这个值并不会标明是比参考线长或短,它只会显示实际值,要想知道是正或负,就得看后面的正负号栏.通过正负号和actual值来确定是比参考线长多少或短多少.
Margin(余量): 这里是3-1.43=1.57(其中3是公差值)
+/-：比参考长度短是负号，相反则正号。
Length:实际走线长度，这个长度包括过孔后的走线长度。
Delay:信号延迟时间。注: Allegro软件设计规则中介电常数为4.5~4.2时微带线的信号传播
速度是6.7in/ns。当在cross-section（叠层设计）中把介电常数改变后，传播速度也跟着变。
图表 1
还要注意一点,就是Margin(余量)在长度驱配组最上一行也会显示一个数值,如上图红圈.这个值是指出这一组中误差最大的一个数值.
注意:单位最好用mil,如果用ns一定要先转成mil,1ns=6730.59mil=6.7inch所以如果设成相差1ns就是相差6.7inch,那样余量就很太大了.
相对等长走线(Relative Propagation Delay) 静止相位(Static phase)
下图, -6.583是指实际线长比参考线短6.583,但这个值并不是实际值,而是ActuaL减允许误差得到的值.这个值其实就是Margin(余量). 这个值越考往右越近中间,就说明接近参考值.绿灯表示合格.
下图, “+9.607”也是指Margin(余量) 这里是正号,说明实际走线长比参考线长9.607, 也是ActuaL减允许误差得到的值.越往左越接近中间合格. 绿灯表示合格.
下图动态显示框出现一个”T”字,表示这个网络是参考线(Target)
中心左边的数值就说明比参考线短,右边则比参考线长.
11.时时动态走线长度显示框.注意,此显示框只针对没设等长规则的网络起作用.
12.怎样设置等长规则(Relative ProPagation Delay)
要设置行长规则,一定要先建位一个Match Group才可以.
直接选网络生成Match Group,前提是被选中的网都是没有分支的网络.如果有分支会出现错
乱,因为软件不知道以那根线做target, 这时只能是直接指定target.要不会很乱,而且手动指定target也没办法避免出现红灯.因为总会有些线是没法等长的.
解决这个问题的办法是,把没有分支的网络先直接选中生成match group.有分支的网络先生
成管脚对(pin pair),原后选中管脚对再添加到先前生成的match group里.
13.关于目标(target)走线的设定
当不设定Target 时,软件会自动定义Target,定义时会找到最长的那根线做Target.它找到的最长线可能是以飞线来比较产生的,反正不是实际走线,而且会自动忽例蛇形线的长度.
14.在PCB上选中的多根走线怎么一起改设计规则
方法有两个；
1.选中线以后按ctrl+m进入设计规则设置界面，打开要设置的子项。然后按TAP返回PCB，然后再次按ctrl+m回到设计规则设置界面。这时在PCB中选中的线就被高亮显示出来了。原后在网络名上点右键（注意是网络名）在弹出菜单选新建一个类，最后在类中设置规则就可以了。
2. 选中线以后按ctrl+m进入设计规则设置界面，打开要设置的子项。然后按TAP返回PCB，然后再次按ctrl+m回到设计规则设置界面。这时在PCB中选中的线就被高亮显示出来了。原后按住ctrl键可选中多个高亮的网络，选什么子项就改什么规则，选的时候一定要在子项的空白处先，不可以点到文字上。这种方法是不用建位类规则。
12.设计规则里面的红色小三角形是什么意思?
这个小三角形表示这个网络被高亮了.
cadence16.6差分约束规则
差分对的约束设置 第一步，差分对的设置 差分对的设置有很多方法，下面介绍两种最常用的方法。 1．点击菜单Logic→Assign Differential Pair... 弹出以下对话框。 点击你想要创建差分对的Net1和Net2,填入差分的名字，点击Add后就成功创建了差分对。 点击Auto Generate按钮后，弹出以下对话框：
在第一个输入框填入Net的主要名字后，在下面的框中填入差分线的标志如N，P。点击Generate即可自动产生差分对。 2.在约束管理器中设置差分对。 在DSN上点击右键，在菜单中选择Create→Differential Pair。即可弹出下面的对话框。
和上一种方法的设置差不多，这里就不再叙述了。 第二步差分对约束规则的设置 差分对各项约束可以在约束管理器中的 Electric→Net→routing→Differential Pair中直接在各差分对上填入各项约束数值就可生效，但更好的方法是创建约束规则后赋给各个差分对。 在DSN上点击右键，在菜单中选择Create→Electrical CSet后，弹出下面的对话框; 输入规则名后点Ok，在Electric→constraimt set→outing→Differential Pair中可以看到新规则。 在表格中输入各项数值即可完成新规则的设置。如图所示 差分对约束参数主要有以下几个：
1coupling paramaters 主要包括了 Primary Gap 差分对最优先线间距（边到边间距）。 Primary Width 差分对最优先线宽。 Neck Gap 差分对Neck模式下的线间距（边到边间距），用于差分对走线在布线密集区域时切换到Neck值。 Neck Width差分对Neck模式下的线宽，用于差分对走线在布线密集区域时切换到Neck值。如图所示 设置数值时在表格中右键菜单中选择change，会出现以下各层数值表格，可以在每一层上设置不同的数值。 需要注意的是在物理（physical）约束中同样可以设置差分规则，但是电气规则约束在布线时更优先，同时电气规则可以设置更多的约束，推荐在电气规则中设置差分走线的约束。 2 Min Line Specing 差分对最小间距，一定要小于或等于"Primary gap"与（-）tolerance的数值，并且也要小于或等于"Neck gap"与（-）tolerance的数值。对于不符合约束的差分对，会显示“DS”的DRC错误提示。
芯片命名规则
MAXIM命名规则 AXIM前缀是“MAX”。DALLAS则是以“DS”开头。 MAX×××或MAX×××× 说明：1后缀CSA、CWA 其中C表示普通级，S表示表贴，W表示宽体表贴。 2 后缀CWI表示宽体表贴，EEWI宽体工业级表贴，后缀MJA或883为军级。 3 CPA、BCPI、BCPP、CPP、CCPP、CPE、CPD、ACPA后缀均为普通双列直插。举例MAX202CPE、CPE普通ECPE普通带抗静电保护 MAX202EEPE 工业级抗静电保护（-45℃-85℃）说明 E指抗静电保护 MAXIM数字排列分类 1字头模拟器 2字头滤波器 3字头多路开关 4字头放大器 5字头数模转换器 6字头电压基准 7字头电压转换 8字头复位器 9字头比较器 三字母后缀： 例如：MAX358CPD C = 温度范围 P = 封装类型 D = 管脚数 温度范围： C = 0℃ 至70℃（商业级） I = -20℃ 至+85℃ （工业级） E = -40℃ 至+85℃ （扩展工业级） A = -40℃ 至+85℃ （航空级） M = -55℃ 至+125℃ （军品级） 封装类型： A SSOP(缩小外型封装) B CERQUAD C TO-220, TQFP(薄型四方扁平封装) D 陶瓷铜顶封装 E 四分之一大的小外型封装 F 陶瓷扁平封装 H 模块封装, SBGA(超级球式栅格阵列, 5x5 TQFP) J CERDIP (陶瓷双列直插) K TO-3 塑料接脚栅格阵列 L LCC (无引线芯片承载封装) M MQFP (公制四方扁平封装) N 窄体塑封双列直插 P 塑封双列直插
allegro 16.3 约束规则设置
Allegro 16.3约束规则设置 约束管理器是一个交叉的平台，以工作簿和工作表的形式在 Cadence PCB设计流程中用于管理所有工具的高速电子约束。可以使用约束管理器和SigXplorer Expert 开发电路的拓扑并得出电子约束，可以包含定制约束、定制测量和定制激励。 所谓约束就是用户定义的限制条件，当在板上走线和放置元件时会遵守这些约束。电子约束（ECSets）就是限制PCB 上与电行为有关的对象，比如可以设置某个网络最大传输延迟为2ns。 以下图为一约束设置窗口。 一、说明 先解释一下约束的类型以及约束中用到的简写名词，如下图所示：
1、NCIs（NET CLASS） 由众多nets或者buses、differential pairs、Xnet所组成的类，可对其赋予相似的约束。如下图所示。 2、NCC（Net Class-Class） 一般用在约束组与组之间的间距的时候使用，如下图。 3、DPr（Differential Pairs）差分对 一组差分对一般由两条Xnet或者net以差分走线的方式组成，如下图。差分对的形成有两种方式：一是由模型指定的差分对，再者就是由用户自己定义的差分对。 ?模型定义的差分对：可以在器件信号模型中指定差分对，可以使用PCB Design，PCB SI，SigXplores 来将模型指定给相应的元件。 ?用户定义的差分对：可以在约束管理器中 Net 一级的对象中创建差分对，可以灵活的更改差分对命名和更改差分对成员，但是没有模型指定差分对的精确性。 以下是设置差分对规则时，需要赋予约束的项。
针对以上约束中用到的一些约束点进行解释说明：
TI芯片的命名规则
例如： 说明: (A)指产品线代码 产品线代码用于区分不同的产品类型，因TI产品线非常广，故同一代码有可能包含一个或多个产品线又或多种代码表示同一种产品线，如例图所示TLV包含电源管理器、运算放大器、数据转换器、比较器、音频转换器等系列产品；SN74LVC为74系列逻辑电路，因工作电平、电压、速度、功耗不同又分为74HC、74LS、74LV、74AHC、74ABT、74AS等系列。 (B)指基本型号 基本型号(也称为基础型号)用于区分不同的产品类型，与封装、温度及其它参数无关。 (C)指为产品等级 产品等级表示产品工作温度，为可选项。 C=商业级，工作温度范围为0°C至+70°C I或Q=工业级，因产品不同其所表示的工作温度范围也不同，一般为-40°C至+85°C、-40°C至+125°C 未标识等级代码，因产品不同其所表示的工作温度范围也不同，一般为-40°C~+85°C，-55°C~+100°C 等。 (D)指产品封装 产品封装代码以1-3位数的英文代码表示（BB产品线中存在超过3位数的代码符号），详细封装信息请对照“封装代码对照表”。 (E)指产品包装方式 产品包装代码为可选项，TI通用器件中包装方式代码标识为R表示以塑料卷装方式包装，未标识则表示为塑料管装方式包装。 (F)指绿色标记转换：G4 绿色标记的转换：从2004 年6 月1 日开始，当TI 器件/封装组合转换成“环保”复合成型材料时，TI 将把无铅(Pb) 涂层类别中的"e" 更改为"G"。例如，在实施环保复合成型材料之前，TI 采用NiPdAu 涂层所制造器件的无铅(Pb) 涂层类别为"e4"。实施后，该无铅(Pb) 涂层类别将更改为"G4"。（在无铅(Pb) 涂层类别中将"e" 替换成"G" 目前还不属于JEDEC 标准的一部分，但会对TI 产品实施这一步。） (G)指产品版本 无规律，详见产品规格书。 BGA CUS, GDH, GDJ, GDP, GDQ, GDU, GDW, GDY, GEA, GFM, GFN, GFS, GFT, GFU, GFV, GFW, GFX, GGC, GGD, GGE, GGH, GGN, GGP, GGQ, GGR, GGS, GHQ, GJQ, GJY, GJZ, GKN, GKP, GKQ, GKZ, GLM, GLW, GND, GNH, GNP, GNT, GPG, GPV, GVM, GWM, SAE, ZAJ, ZAK, ZAL, ZAY, ZBD, ZCF, ZCH, ZCJ, ZDB, ZDH, ZDJ, ZDL, ZDP, ZDQ, ZDR, ZDT, ZDU, ZDW, ZDY, ZEA, ZED, ZEL, ZEN, ZER, ZEW, ZFE, ZJZ, ZKB, ZND, ZPV, ZVA, ZWD, ZWF, ZWG, ZWL, ZWM, ZWQ, ZXF, ZXN, ZXQ BBGA MICROSTAR GFZ, GGB, GGF, GGM, GGT, GGU, GGV, GGW, GHA, GHB, GHC, GHG,
Allegro约束规则设置详解SCC
Allegro16.6约束规则设置详解 前言：本文主要讲解Allegro16.6约束管理器的使用，从基本约束规则到高级约束规则的设置。 目录： 一、基本约束规则设置 1、线间距设置 2、线宽设置 3、设置过孔 4、区域约束规则设置 5、设置阻抗 6、设置走线的长度范围 7、设置等长 7.1、不过电阻的NET等长 7.2、过电阻的XNET等长 7.3、T型等长 8、设置通用属性 9、差分规则设置 9.1、创建差分对 9.2、设置差分约束 10、Pin Delay
二、高级约束规则设置 11、单个网络长度约束 12、a+b类长度约束 13、a+b-c类长度约束 14、a+b-c在最大和最小传播延迟中的应用
1、线间距设置 （1）、设置默认间距规则 点击CM图标，如下图所示，打开约束管理器。 单击Spacing，再点击All Layers，如下图所示。右边有一个DEFAULT就是默认规则，我们可以修改其值。
按住Shift键，点击第一个和最后一个即可选中所示，然后输入一个值，这样就都修改了，如下图所示 （2）、定义特殊的间距约束 点选Default按鼠标右键，执行Create-Spacing CSet
加入新规则。取一个有意义点的名字，如下图所示，单击OK。 其值是从默认规则拷贝的，先修改其值。 按住Shift键选中所有，输入12，回车。 然后为所需要设置的网络分配规则 单击左边的Net-All Layers，在右边工作簿中，为GND网络设置12MIL_SPACE规则，在Referenced Spacing CSet下选中12MIL_SPACE，如下图所示
芯片封装命名规则
芯片封装之多少与命名规则 芯片封装之多少与命名规则 一、DIP双列直插式封装 DIP(DualIn－line Package)是指采用双列直插形式封装的集成电路芯片，绝大多数中小规模集成电路(IC)均采用这种封装形式，其引脚数一般不超过100个。采用DIP封装的CPU芯片有两排引脚，需要插入到具有DIP结构的芯片插座上。当然，也可以直接插在有相同焊孔数和几何排列的电路板上进行焊接。DIP封装的芯片在从芯片插座上插拔时应特别小心，以免损坏引脚。 DIP封装具有以下特点： 1.适合在PCB(印刷电路板)上穿孔焊接，操作方便。 2.芯片面积与封装面积之间的比值较大，故体积也较大。 Intel系列CPU中8088就采用这种封装形式，缓存(Cache)和早期的内存芯片也是这种封装形式。 二、QFP塑料方型扁平式封装和PFP塑料扁平组件式封装 QFP（Plastic Quad Flat Package）封装的芯片引脚之间距离很小，管脚很细，一般大规模或超大型集成电路都采用这种封装形式，其引脚数一般在100个以上。用这种形式封装的芯片必须采用SMD（表面安装设备技术）将芯片与主板焊接起来。采用SMD安装的芯片不必在主板上打孔，一般在主板表面上有设计好的相应管脚的焊点。将芯片各脚对准相应的焊点，即可实现与主板的焊接。用这种方法焊上去的芯片，如果不用专用工具是很难拆卸下来的。 PFP（Plastic Flat Package）方式封装的芯片与QFP方式基本相同。唯一的区别是QFP一般为正方形，而PFP既可以是正方形，也可以是长方形。 QFP/PFP封装具有以下特点： 1.适用于SMD表面安装技术在PCB电路板上安装布线。 2.适合高频使用。 3.操作方便，可靠性高。 4.芯片面积与封装面积之间的比值较小。 Intel系列CPU中80286、80386和某些486主板采用这种封装形式。 三、PGA插针网格阵列封装 PGA(Pin Grid Array Package)芯片封装形式在芯片的内外有多个方阵形的插针，每个方阵形插针沿芯片的四周间隔一定距离排列。根据引脚数目的多少，可以围成2-5圈。安装时，将芯片插入专门的PGA插座。为使CPU能够更方便地安装和拆卸，从486芯片开始，出现一种名为ZIF的CPU插座，专门用来满足PGA封装的CPU在安装和拆卸上的要求。 ZIF(Zero Insertion Force Socket)是指零插拔力的插座。把这种插座上的扳手轻轻抬起，CPU就可很容易、轻松地插入插座中。然后将扳手压回原处，利用插座本身的特殊结构生成的挤压力，将CPU的引脚与插座牢牢地接触，绝对不存在接触不良的问题。而拆卸CPU芯片只需将插座的扳手轻轻抬起，则压力解除，CPU芯片即可轻松取出。
芯片命名规则
IC命名规则是每个芯片解密从业人员应当了解和掌握的IC基础知识，一下详细地列出了IC 命名规则，希望对你的芯片解密工作有所帮助。 一个完整的IC型号一般都至少必须包含以下四个部分： ◆.前缀（首标）-----很多可以推测是哪家公司产品 ◆.器件名称----一般可以推断产品的功能（memory可以得知其容量） ◆.温度等级-----区分商业级，工业级，军级等 ◆.封装----指出产品的封装和管脚数有些IC型号还会有其它容： ◆.速率-----如memory，MCU，DSP，FPGA等产品都有速率区别，如-5，-6之类数字表示◆.工艺结构----如通用数字IC有COMS和TTL两种，常用字母C，T来表示 ◆.是否环保-----一般在型号的末尾会有一个字母来表示是否环抱，如Z，R，+等 ◆.包装-----显示该物料是以何种包装运输的，如tube，T/R，rail，tray等 ◆.版本号----显示该产品修改的次数，一般以M为第一版本 ◆.该产品的状态 举例：EP 2C70 A F324 C 7 ES ：EP-altera公司的产品；2C70-CYCLONE2系列的FPGA；A-特定电气性能；F324-324pin FBGA封装；C-民用级产品；7-速率等级；ES-工程样品MAX 232 A C P E + ：MAX-maxim公司产品；232-接口IC；A-A档；C-民用级；P-塑封两列直插；E-16脚；+表示无铅产品 详细的型号解说请到相应公司查阅。 IC命名和封装常识 IC产品的命名规则： 大部分IC产品型号的开头字母，也就是通常所说的前缀都是为生产厂家的前两个或前三个字母，比如：MAXIM公司的以MAX为前缀，AD公司的以AD为前缀，ATMEL公司的以AT 为前缀，CY公司的以CY为前缀，像AMD，IDT，LT，DS，HY这些公司的IC产品型号都是以生产厂家的前两个或前三个为前缀。但也有很生产厂家不是这样的，如TI的一般以SN，TMS，TPS，TL，TLC，TLV等字母为前缀；ALTERA（阿尔特拉）、XILINX（赛灵斯或称赛灵克斯）、Lattice（莱迪斯），称为可编程逻辑器件CPLD、FPGA。ALTERA的以EP，EPM，EPF为前缀，它在亚洲国家卖得比较好，XILINX的以XC为前缀，它在欧洲国家卖得比较好，功能相当好。Lattice一般以M4A，LSP，LSIG为前缀，NS的以LM为前缀居多等等，这里就不一一做介绍了。 紧跟前缀后面的几位字母或数字一般表示其系列及功能，每个厂家规则都不一样，这里不做介绐，之后跟的几位字母（一般指的是尾缀）表示温度系数和管脚及封装，一般情况下，C 表示民用级，I表示工业级，E表示扩展工业级，A表示航空级，M表示军品级 下面几个介比较具有代表性的生产厂家，简单介绍一下： AMD公司FLASH常识：
约束和规则
给HC_操行分表增加约束唯一约束和聚集索引 首先唯一性约束不能为空 修改某列的定义 alter table HC_操行分表 alter column HC_姓名varchar(10)not null go alter table HC_操行分表 add constraint PK_caoxingfen primary key Clustered(HC_姓名) go 给操行分定义一个约束,操行分不能超过或不能低于分 alter table HC_操行分表 alter column HC_成绩int not null go alter table HC_操行分表 add constraint CK_checkNum check(HC_成绩between 0 and 100) go ---创建规则绑定到指定的列上 create rule CK_checkNum as @score1 between 0 and 100 GO exec sp_bindrule'CK_checkNum','HC_操行分表.HC_成绩' -给HC_会员信息表增加约束和规则，限制性别为男和女 规则 create rule SexLimit as @sexl in('男','女') GO exec sp_bindrule'SexLimit','HC_会员信息表.HC_性别' GO 约束 alter table HC_会员信息表 add constraint CK_sexlimit check(HC_性别in('男','女')) go ----给电话增加约束为[][][][][][]的形式的约束 alter table HC_会员信息表 add constraint CK_phoNum
Allegro16.6约束规则设置详解(图文并茂)
前言：本文主要讲解Allegro16.6约束管理器的使用，从基本约束规则到高级约束规则的设置。 目录： 一、基本约束规则设置 1、线间距设置 2、线宽设置 3、设置过孔 4、区域约束规则设置 5、设置阻抗 6、设置走线的长度范围 置详解（图文并茂） 则设约束规.616o r g Alle （为了不侵犯别人的成果，所以在这里做了特殊说明，以示敬意）首先感谢詹书庭编写这篇文章，为我们学习交流Cadence allegro 苦用心！ 俗话说的好，社会在发展，技术在进步，技术的进步在于不断的学习交流和实践。所以为了方便大家学习交流，为大家提供一个良好 QQ )! 学习交流 Cadence allegro 请加QQ 群: 一起来学AllegRo 【2】.群号： 331730476 .以下是正文 这篇文章写得很好，操作步骤详细，截图一目了然，通俗易懂，唯一的缺点就是部分截图不是很清晰，我对个别图片做了调整和替 换，不易替换的不清晰图片，仔细看下也能明白其中的意思。 此文章由丹心静居整理－－－２０１４．１０．１３ 加入。对原文作者表示歉意的交流平台，在这里留下我们的群原文作者的群拒绝任何人 (QQ 软件提供了丰富的知识和方法。请大家认真学习，不要辜负作者的良 2014-10-13 第 1 页，共 83 页
二、高级约束规则设置 11、单个网络长度约束 12、a+b 类长度约束 13、a+b-c 类长度约束 14、a+b-c 在最大和最小传播延迟中的应用 y a l e D n i P 、10约束分差设置、.29分对差创建、.19设置则分规差、 9属性用置通设、 8等长型T 、.37等长NET X 阻的过电、.27等长NET 阻的电不过、.17置等长 设、 7
cadence Allegro16.3约束规则
约束规则设置 约束管理器是一个交叉的平台，以工作簿和工作表的形式在 Cadence PCB设计流程中用于管理所有工具的高速电子约束。可以使用约束管理器和SigXplorer Expert 开发电路的拓扑并得出电子约束，可以包含定制约束、定制测量和定制激励。 所谓约束就是用户定义的限制条件，当在板上走线和放置元件时会遵守这些约束。电子约束（ECSets）就是限制PCB 上与电行为有关的对象，比如可以设置某个网络最大传输延迟为2ns。 以下图为一约束设置窗口。 一、说明 先解释一下约束的类型以及约束中用到的简写名词，如下图所示：
由众多nets或者buses、differential pairs、Xnet所组成的类，可对其赋予相似的约束。如下图所示。 2、NCC（Net Class-Class） 一般用在约束组与组之间的间距的时候使用，如下图。 3、DPr（Differential Pairs）差分对 一组差分对一般由两条Xnet或者net以差分走线的方式组成，如下图。差分对的形成有两种方式：一是由模型指定的差分对，再者就是由用户自己定义的差分对。 ?模型定义的差分对：可以在器件信号模型中指定差分对，可以使用PCB Design，PCB SI，SigXplores 来将模型 指定给相应的元件。
?用户定义的差分对：可以在约束管理器中 Net 一级的对象中创建差分对，可以灵活的更改差分对命名和更改差分对成员，但是没有模型指定差分对的精确性。 以下是设置差分对规则时，需要赋予约束的项。
针对以上约束中用到的一些约束点进行解释说明： 差分对的worksheets包含5个主要的约束目录： (1)Pin Delay 此值指一对网络之间管脚封装上的延迟，单位是时间ns 或者长度mil。 (2) 不耦合长度(Uncoupled Length) 不耦合长度约束是用来限制差分对的一对网络之间的不匹配长度。若“gather control”设置为ignore，则实际不不耦合长度不包括两个驱动和接收之间的耦合带之外的长度。若“gather control”设置为“include”，包含出芯片的这段不耦合长度。当不耦合(即在差分对刚刚从芯片出来的走线通常是不耦合的，不耦合有一定的长度)长度超过“max”时产生冲突。 (3)相位偏差(Static Phase Tolerance) 相位偏差约束确保差分对成员在转换时是同相和同步的。实际的数值(actual value)从长度上或者时间上反应了差分对成员之间的差值，当差值超出 tolerance 值时，就会有冲突。 (4)最小线间距(Min Line Spacing) 最小线间距约束指差分对之间的最小距离，如果小于设定的最小值则报错。添加的最小线间距约束值必须小于或者等于Primary Gap减去(-)Tolerance，并且也要小于或者等于Neck Gap减去(-)Tolerance。 (5)耦合参数(Coupling Parameters) 这里面包括6个部分需要设置。1、Primary gap ：设置的是差分对之间的边到边理想间距，(+/-)tolerance 值是允许Diff Pairs的偏差值，如果间距偏差在范围内，差分对被认为是耦合的；2、Primary width：差分对成员的理想宽度；3、Neck gap：约束的是最小允许的边到边的差分间距，当在密集区域走线时，可能切换到neck模式，最小可允许的gap 包括Neck Gap 减去(-)Tolerance，当差分对间距小于ECSet 指定给差分对网络的Min neck width 规则值时，Neck Gap 覆盖任何Primary Gap 值，确保 Neck gap 不要低于任何Min line spaing 值，如果设置了(-)tolerance 值，不需要定义Neck gap ，因为已经说明了需要的Neck gap。；4、Neck width：最小可允许的差分对宽度，当在比较密集的区域走线的时，可能需要切换到neck模式；5、(+)Tolerance；6、(-)Tolerance。 使用差分计算器可以完成综合线宽和线距的计算以获得特殊的差分阻抗。在约束管理器中右键点击Primary Gap，
51单片机命名规则知识分享
51单片机命名规则
51单片机命名规则 89C51 8代表8位单片机 9代表falsh存储器，此位置为0代表无rom，7代表eprom存储器 c代表CMOS工艺，此位置为S代表ISP编程方式 1代表片内程序存储器容量，容量大小对应为该位数字*4KB 89C52:8KB容量 at89s51_&_stc89c51命名规则 本文介绍了最常见的两种厂家的单片机的命名规则. 以后见了stc和atmel的单片机看看型号就知道,什么配置了. 先说ATMEL公司的AT系列单片机 89系列单片机的型号编码由三个部分组成， 它们是前缀、型号和后缀。格式如下： AT89C XXXXXXXX其中，AT是前缀，89CXXXX是型号，XXXX是后缀。 下面分别对这三个部分进行说明，并且对其中有关参数的表示和意义作相应的解释。 (l)前缀由字母“AT”组成，表示该器件是ATMEL公司的产品。 (2)型号由“89CXXXX”或“89LVXXXX”或“89SXXXX”等表示。 “89CXXXX”中，9是表示内部含 Flash存储器，C表示为 CMOS产品。 “89LVXXXX”中，LV表示低压产品。 “89SXXXX”中，S表示含有串行下载 Flash存储器。
在这个部分的“XXXX”表示器件型号数，如51、1051、8252等。 (3)后缀由“XXXX”四个参数组成，每个参数的表示和意义不同。在型号与后缀部分有“—”号隔开。 后缀中的第一个参数 X用于表示速度，它的意义如下： X＝12，表示速度为12 MHz。 X＝20，表示速度为20 MHz。 X＝16，表示速度为16 MHz。 X＝24，表示速度为24 MHz。 后缀中的第二个参数 X用于表示封装，它的意义如下： X＝D，表示陶瓷封装。 X＝Q，表示 PQFP封装。’ X＝J，表示 PLCC封装。 X＝A，表示 TQFP封装。 X＝P，表示塑料双列直插 DIP封装。 X＝W，表示裸芯片。 X＝S，表示 SOIC封装。 后缀中第三个参数 X用于表示温度范围，它的意义如下： X＝C，表示商业用产品，温度范围为0～十 70℃。 X＝I，表示工业用产品，温度范围为—40～十 85℃。 X＝A，表示汽车用产品，温度范围为—40～十 125℃。 X＝M，表示军用产品，温度范围为—55～十 150℃。 后缀中第四个参数 X用于说明产品的处理情况，它的意义如下： X为空，表示处理工艺是标准工艺。 X＝／883，表示处理工艺采用 MIL—STD—883标准。 例如：有一个单片机型号为“AT89C51—12PI”，则表示意义为该单片机是 ATMEL公司的Flash单片机，内部是 CMOS结构，速度为12 MHz，封装为塑封 DIP，是工业用产品，按标准处理工艺生产。 国产stc单片机.我现在使用的就是stc 89C52RC-40C-PDIP可以看出 52内核,512字节RAM ,最大工作在40MHZ下,脚双列直插式封装形式 ,商业级. 4.1.1 MCS-51系列和80C51系列单片机
ConstraintManager约束规则基本设置
C o n s t r a i n t M a n a g e r 约束规则基本设置 Revised by Petrel at 2021
约束规则的设置 孙海峰在PCB设计中规则设置是必不可少的，它也可以被称为DRC检查规则，用来确定电路板的走线规则是否符合设计要求。在AllegroPCB的电路板设计过程中，设计约束规则主要包括时序规则、走线规则、间距规则、信号完整性规则等以及物理规则等设置。 首先，需要认识一下，AllegroPCB的约束管理器： 在PCB设计界面中，执行Setup/Constraints/ConstraintManager命令，弹出AllegroConstraintManager对话框，如下图。 在约束管理器中，设计者可以对电路板的电气规则、物理规则、间距规则等设计规则进行设置定义。约束规则可以按板层、网络或者区域进行设置。 约束管理器是Cadence系统提供的专用规则设置系统，主要有菜单栏、工具栏、工作表选择区、工作状态报告栏四部分，在工作表中选择一个对象，然后右击，在弹出的命令菜单中，可以进行任意操作。 工作表选择区内可以选择电气规则、物理规则、间距规则等规则设置。在对应Net文件夹内，可以创建指定网络的对象分组，如：系统、设计、总线、差分对、扩展网络（XNet）、网络、相对或匹配群组，也可以创建基于相关属性的电气规则（ECSet）、物理规则（PCSet）、间距规则(SCSet)等。 约束管理器的约束对象分为引脚对、总线和匹配群组，她们相互之间存在优先级差异，即底层对象会集成顶层对象指定约束，为底层对象指定的约束优先高于上层继承的约束，对象层次的优先级为系统、设计、总线、差分对、扩展网络、相对或匹配群组、引脚对。 一、电气规则设置 在约束管理器中，选择Electrical选项卡，其中可以为设计或网络来设置时序规则、信号完整性规则、布线的电气规则（延时、差分对）等，执行Objects/Create/ElectricalCSet命令可新建电气规则。
Allegro16.3约束设置
Allegro16.3约束设置 Allegro16.3约束设置差分对的约束设置第一步，差分对的设置差分对的设置有很多方法，下面介绍两种最常用的方法。1．点击菜单Logic→Assign Differential Pair... 弹出以下对话框。点击你想要创建差分对的Net1和Net2,填入差分的名字，点击Add后就成功创建了差分对。点击Auto Generate按钮后，弹出以下对话框：在第一个输入框填入Net的主要名字后，在下面的框中填入差分线的标志如N，P。点击Generate即可自动产生差分对。2.在约束管理器中设置差分对。在DSN上点击右键，在菜单中选择 Create→Differential Pair。即可弹出下面的对话框。和上一种方法的设置差不多，这里就不再叙述了。第二步差分对约束规则的设置差分对各项约束可以在约束管理器中的Electric→Net→routing→Differential Pair中直接在各差分对 上填入各项约束数值就可生效，但更好的方法是创建约束规则后赋给各个差分对。在DSN上点击右键，在菜单中选择Create→Electrical CSet后，弹出下面的对话框;输入规则名后点Ok，在Electric→constraimt set→outing→Differential Pair中可以看到新规则。在表格中输入各项数值即可完成新规则的设置。如图所示差分对约束参数主要有以下几个： 1coupling paramaters 主要包括了Primary Gap 差分对最
优先线间距（边到边间距）。Primary Width 差分对最优先线宽。Neck Gap 差分对Neck模式下的线间距（边到边间距），用于差分对走线在布线密集区域时切换到Neck值。Neck Width差分对Neck模式下的线宽，用于差分对走线在布线 密集区域时切换到Neck值。如图所示设置数值时在表格中右键菜单中选择change，会出现以下各层数值表格，可以 在每一层上设置不同的数值。需要注意的是在物理（physical）约束中同样可以设置差分规则，但是电气规则约束在布线时更优先，同时电气规则可以设置更多的约束，推荐在电气规则中设置差分走线的约束。2 Min Line Specing 差分对最小间距，一定要小于或等于"Primary gap"与（-）tolerance的数值，并且也要小于或等于"Neck gap"与（-）tolerance的 数值。对于不符合约束的差分对，会显示“DS”的DRC错误 提示。3 Dynamic Phase:动态相位检查，在16.3版本新加 入的功能。对差分对路径中每个转角之间造成的路径差异进行检查。如在整个差分对网络中，正向与反向之间的走线差距不能超过“x mils”。如果整个路径中的某一个位置，发生了两个信号之间相位偏移超过了规定的“x mils”，这个误差必须在“y mils”范围内补偿回来。如下图x=20，y=600.设定约束 时tolerance填入x值，max length填入y值。对于不符合 约束的走线的路径会以高亮显现，并且显示DY错误。4 Static Phase Tolerance 这个约束设置了两根差分线之间的差值，
国外IC芯片命名规则
MAXIM专有产品型号命名 MAX XXX (X) X X X 1 2 3 4 5 6 1．前缀：MAXIM公司产品代号 2．产品字母后缀： 三字母后缀：C=温度范围；P=封装类型；E=管脚数 四字母后缀：B=指标等级或附带功能；C=温度范围；P=封装类型；I=管脚数 3．指标等级或附带功能：A表示5%的输出精度，E表示防静电 4 ．温度范围：C= 0℃至70℃（商业级） I =-20℃至+85℃（工业级） E =-40℃至+85℃（扩展工业级） A = -40℃至+85℃（航空级） M =-55℃至+125℃（军品级） 5．封装形式： A SSOP(缩小外型封装) Q PLCC (塑料式引线芯片承载封装) B CERQUAD R 窄体陶瓷双列直插封装(300mil) C TO-220, TQFP(薄型四方扁平封装) S 小外型封装 D 陶瓷铜顶封装T TO5,TO-99,TO-100 E 四分之一大的小外型封装U TSSOP,μMAX,SOT F 陶瓷扁平封装H 模块封装, SBGA W 宽体小外型封装（300mil） J CERDIP (陶瓷双列直插) X SC-70（3脚，5脚，6脚） K TO-3 塑料接脚栅格阵列Y 窄体铜顶封装 L LCC (无引线芯片承载封装) Z TO-92MQUAD M MQFP (公制四方扁平封装) / D裸片 N 窄体塑封双列直插/ PR 增强型塑封 P 塑封双列直插/ W 晶圆 6．管脚数量： A:8 J:32 K:5，68 S:4，80 B:10，64 L:40 T:6，160 C:12，192 M:7，48 U:60 D:14 N:18 V:8（圆形） E:16 O:42 W:10（圆形） F:22，256 P:20 X:36 G:24 Q:2，100 Y:8（圆形） H:44 R:3，84 Z:10（圆形） I:28
ALLEGRO 约束规则设置步骤(以DDR 为例)
ALLEGRO约束规则设置步骤（以DDR为例） Dyyxh@pcbtech tzyhust@https://www.360docs.net/doc/ea5019490.html,
本文是我对约束规则设置方面的一些理解，希望对新手能有所帮助。由于本人水平有限，错误之处难免，希望大家不吝赐教！ 在进行高速布线时，一般都需要进行线长匹配，这时我们就需要设置好constraint规则，并将这些规则分配到各类net group上。下面以ddr为例，具体说明这些约束设置的具体步骤。1．布线要求 DDR时钟: 线宽10mil，内部间距5mil，外部间距30mil，要求差分布线，必需精确匹配差分对走线误差，允许在＋20mil以内 DDR地址、片选及其他控制线：线宽5mil，内部间距15mil，外部间距20mil，应走成菊花链状拓扑，可比ddrclk线长1000－2500mil，绝对不能短 DDR数据线，ddrdqs，ddrdm线：线宽5mil，内部间距15mil，外部间距20mil，最好在同一层布线。数据线与时钟线的线长差控制在50mil内。 2．根据上述要求，我们在allegro中设置不同的约束 针对线宽（physical），我们只需要设置3个约束：DDR_CLK, DDR_ADDR, DDR_DATA 设置好了上述约束之后，我们就可以将这些约束添加到net上了。点击physical rule set 中的attach……，再点击右边控制面板中的more，
弹出对话框 如上图所示，找到ckn0和ckp0，点击apply，则弹出
选中左边列表中的NET_PHYSICAL_TYPE, 在右边空格内输入DDR_CLK, 点击apply，弹出 即这两个net已经添加上了NET_PHYSICAL_TYPE属性，且值为DDR_CLK. 类似的，可以将DDR数据线，数据选通线和数据屏蔽线的NET_PHYSICAL_TYPE设为DDR_DATA, DDR地址线，片选线，和其他控制线的NET_PHYSICAL_TYPE设为DDR_ADDR. 上述步骤完成后，我们就要将已经设好的约束分配到这些net group上。 如下图点击assignment table……
Allegro中的约束规则设置1.2
A llegro中的约束规则设置 Allegrophan 刚好五个字
修订记录 日期版本描述作者2008-12V1.0初版，学完的总结。适用于Cadence15.5版本。Allegrophan 2009-09-08V1.1小改，修改部分措辞Allegrophan 2009-10-14V1.2小改，更正、修改几个错漏之处。添加一些说明性文字。 感谢群里的佳猪、梦姑娘等朋友的指正！ Allegrophan
目录 一：Physical（Line/vias）rule物理特性（线宽和过孔）约束设置： (4) 1）“Set values”设置约束特征值 (5) 2）“Attach property”绑定约束 (6) 3）“Assignment table”约束规则分配 (8) 二“Spacing rule”间距约束设置 (9) 1）“Set values”设置约束特征值 (9) 2）“Attach property”绑定约束 (10) 3）“Assignment table”约束规则分配 (11) 三Constraint areas区域约束设置 (12) 四Allegro中走线长度的设置 (13) 1）差分线等长设置 (13) 2）一组Net等长 (16) 3）XNet等长 (17)
线宽、线距、区域的约束主要在“Constraints Sys ”中设置，点击“Setup/Constraints ”或点击图标打开“Constraints Sys ”窗口，如下： “Constraints Sys ”窗口分两个级别，第一级别有两类：Standard design rules 和Exte Extended nded design rules 。Standard design rules 仅有一级分类，点击“Set standard values ”设置默认约束值，如下：
IC芯片命名规则
IC芯片命名规则 MAXIM 专有产品型号命名 MAX XXX (X) X X X 1 2 3 4 5 6 1．前缀： MAXIM公司产品代号 2．产品字母后缀： 三字母后缀：C=温度范围； P=封装类型； E=管脚数 四字母后缀： B=指标等级或附带功能； C=温度范围； P=封装类型； I=管脚数 3．指标等级或附带功能：A表示5%的输出精度，E表示防静电 4 ．温度范围： C= 0℃ 至70℃（商业级） I =-20℃ 至+85℃（工业级） E =-40℃ 至+85℃（扩展工业级） A = -40℃至+85℃（航空级） M =-55?至+125℃（军品级） 5．封装形式: A SSOP(缩小外型封装) Q PLCC B CERQUAD R 窄体陶瓷双列直插封装 C TO-220, TQFP(薄型四方扁平封装) S 小外型封装 D 陶瓷铜顶封装 T TO5,TO-99,TO-100 E 四分之一大的小外型封装 U TSSOP,μMAX,SOT F 陶瓷扁平封装 H 模块封装, SBGA W 宽体小外型封装（300mil） J CERDIP (陶瓷双列直插) X SC-70（3脚，5脚，6脚） K TO-3 塑料接脚栅格阵列 Y 窄体铜顶封装 L LCC (无引线芯片承载封装) Z TO-92MQUAD M MQFP (公制四方扁平封装) / D裸片 N 窄体塑封双列直插 / PR 增强型塑封 P 塑料 / W 晶圆 6．管脚数量： A:8 J:32 K:5，68 S:4，80 B:10，64 L:40 T:6，160 C:12，192 M:7，48 U:60 D:14 N:18 V:8（圆形） E:16 O:42 W:10（圆形） F:22，256 P:20 X:36 G:24 Q:2，100 Y:8（圆形） H:44 R:3，84 Z:10（圆形） I:28
ConstraintManager约束规则基本设置
约束规则的设置 孙海峰在PCB设计中规则设置是必不可少的，它也可以被称为DRC检查规则，用来确定电路板的走线规则是否符合设计要求。在Allegro PCB的电路板设计过程中，设计约束规则主要包括时序规则、走线规则、间距规则、信号完整性规则等以及物理规则等设置。 首先，需要认识一下，Allegro PCB的约束管理器： 在PCB设计界面中，执行Setup/Constraints/Constraint Manager命令，弹出Allegro Constraint Manager对话框，如下图。 在约束管理器中，设计者可以对电路板的电气规则、物理规则、间距规则等设计规则进行设置定义。约束规则可以按板层、网络或者区域进行设置。 约束管理器是Cadence系统提供的专用规则设置系统，主要有菜单栏、工具栏、工作表选择区、工作状态报告栏四部分，在工作表中选择一个对象，然后右击，在弹出的命令菜单中，可以进行任意操作。 工作表选择区内可以选择电气规则、物理规则、间距规则等规则设置。在对应Net文件夹内，可以创建指定网络的对象分组，如：系统、设计、总线、差分对、扩展网络（XNet）、网络、相对或匹配群组，也可以创建基于相关属性的电气规则（ECSet）、物理规则（PCSet）、间距规则(SCSet)等。 约束管理器的约束对象分为引脚对、总线和匹配群组，她们相互之间存在优
先级差异，即底层对象会集成顶层对象指定约束，为底层对象指定的约束优先高于上层继承的约束，对象层次的优先级为系统、设计、总线、差分对、扩展网络、相对或匹配群组、引脚对。 一、电气规则设置 在约束管理器中，选择Electrical选项卡，其中可以为设计或网络来设置时序规则、信号完整性规则、布线的电气规则（延时、差分对）等，执行Objects/Create/Electrical CSet命令可新建电气规则。 1、选择信号完整性仿真规则Signal Integrity属性，其中包括电气属性、反射属性、单调失真属性、初始串扰、仿真串扰以及同步开关噪声这六个规则设置。 其中各项规则设置如下： （1）电气属性设置（Electrical Properties）包括下列内容的设置： Frequency表示网络频率；Period表示网络周期；Duty cycle表示占空比； Jitter表示时钟抖动值；Cycle to measure表示仿真时测量周期；Offset 表示补偿值；Bit Pattern表示仿真输出的位格式。 （2）反射属性设置（Reflection）包括以下内容的设置： Overshoot表示过冲设置；Noise margin表示噪声的补偿裕量。 （3）失真属性（Edge Distortions）包括以下内容设置： Edge Sensitivity表示网络或扩展接收端的单调敏感性能；First incident Switch 表示第一个波形的转换设置。 （4）初始串扰设置（Estimated Xtalk）包括以下内容设置： Active window表示网络处于转换或产生噪声的窗口；Sensitive window 表示网络处于稳态和易受干扰的状态窗口；Ignore nets表示计算串扰时可忽略的网络； Xtalk的max栏表示网络允许最大窜扰值；Peak xtalk的max 栏表示一个干扰网络对受扰网络产生的最大允许串扰。