计数器的原理

计数器是数字电路中广泛使用的逻辑部件，是时序逻辑电路中最重要的逻辑部件之一。计数器除用于对输入脉冲的个数进行计数外，还可以用于分频、定时、产生节拍脉冲等。计数器按计数脉冲的作用方式分类，有同步计数器和异步计数器；按功能分类，有加法计数器、减法计数器和既具有加法又有减法的可逆计数器；按计数进制的不同，又可分为二进制计数器、十进制计数器和任意进制计数器。

一、计数器的工作原理

1、二进制计数器

（1）异步二进制加法计数器图1所示为用JK触发器组成的4位异步二进制加法计数器逻辑图。图中4个触发器F0~F3均处于计数工作状态。计数脉冲从最低位触发器F0的CP 端输入，每输入一个计数脉冲，F0的状态改变一次。低位触发器的Q端与高位触发器的CP 端相连。每当低位触发器的状态由1变0时，即输出一负跳变脉冲时，高位触发器翻转。各触发器置0端R D并联，作为清0端，清0后，使触发器初态为0000。当第一个计数脉冲输入后，脉冲后沿使F0的Q0由0变1，F1、F2、F3均保持0态，计数器的状态为0001；当

图1 4位异步二进制加法计数器

第二个计数脉冲输入后，Q0由1变为0，但Q0的这个负跳变加至F1的CP端，使Q1由0变为1，而此时F3、F2仍保持0状态，计数器的状态为0010。依此类推，对于F0来说，每来一个计数脉冲后沿，Q0的状态就改变，而对于F1、F2、F3来说，则要看前一位输出端Q 是否从1跳到0，即后沿到来时，其输出端的状态才改变，否则Q1、Q2、Q3端的状态同前一个状态一样。这样在第15个计数脉冲输入后，计数器的状态为1111，第16个计数脉冲输入，计数器恢复为0000。

由上述分析可知，一个4位二进制加法计数器有24=16种状态，每经过十六个计数脉冲，计数器的状态就循环一次。通常把计数器的状态数称之为计数器的进制数（或称计数器的模），因此，4位二进制计数器也可称之为1位十六进制（模16）计数器。表1所示为4位二进制加法计数器的状态表。计数脉冲和各触发器输出端的波形如图2所示。

图2直观地反映出最低位触发器Q0在CP脉冲后沿触发，而各高位触发器又是在相邻低位触发器输出波形的后沿触发。从图中还可以看出每经过一级触发器，脉冲波形的周期就增加1倍，即频率降低一半，则从Q0引出的脉冲对计数脉冲为两（21）分频，从Q1引出的脉冲对计数脉冲为四（22）分频，依此类推，从n位触发器输出端Q n引出的脉冲对计数脉冲为2n分频，因此，计数器可以用于分频电路。

对异步二进制加法计数器的特点归纳如下：

1）计数器由若干个计数型触发器所组成，各触发器之间的连接方式取决于触发器的类型。如由脉冲下降沿触发的触发器组成，则进位信号从Q端引出，如用脉冲上升沿触发的触发器构成计数器，则进位信号从Q端引出。

2）n个触发器具有2n个状态，其计数容量（即能记住的最大二进制数）为2n-1。

3）图1所示的二进制计数器的CP脉冲只加到最低位触发器，其他各位触发器则由相邻低位触发器的进位脉冲来触发，因此其状态的变换有先有后，是异步的，其计数的速度难以提高。

图2 4位二进制加法计数器工作波形

（2）同步二进制加法计数器同步二进制计数器是用计数脉冲同时去触发计数器中各触发器的CP端，使各触发器的状态变换与计数脉冲同步，不存在各触发器之间的进位传输延迟，因而计数速度高。

同步二进制加法计数器与异步二进制加法计数器的状态表和工作波形都相同。如果计数器是由脉冲下降沿触发的四个JK触发器组成，根据表1可得出各位触发器的J、K端的逻辑关系式。

1）第一位触发器F0，每来一个计数脉冲就翻转一次，故J0=K0=1；

2）第二位触发器F1，在Q0=1时，再来一个计数脉冲才翻转，故J1=K1=Q0；

3）第三位触发器F2，在Q1=Q0=1时，再来一个计数脉冲才翻转，故J2=K2=Q1Q0；

4）第四位触发器F3，在Q2=Q1=Q0=1时，再来一个计数脉冲才翻转，故J3=K3=

Q2Q1Q0。

由上述逻辑关系式可得出图3所示的4位同步二进制加法计数器的逻辑图。现分析其工作原理：设触发器初态为0000。在第一个计数脉冲后沿到达时，F0翻转为1态，由于此时F1~F3的J、K端均为0，故不翻转，计数器输出为0001；在第二个计数脉冲到来前，由于F1的J1=K1=Q0=1，故在第二个计数脉冲后沿到达时，F0由1翻转为0，F1由0翻转为1，而此时F2、F3的J、K均为0，不翻转，计数器输出为0010；依此类推，当第十五个计数脉冲后沿到达后，计数器输出为1111。而第十六个计数脉冲到来，由于各触发器J、K端均为1，全部翻转为0，故触发器返回初态0000。

图3 4位同步二进制加法计数器

（3）同步二进制可逆计数器组件简介同时兼有加法和减法两种计数功能的计数器称为可逆计数器。

中规模集成计数器74LS193是同步4位二进制可逆计数器，它同时具有预置数码、加减可逆计数的同步计数功能以及异步清除功能。图4所示是它的外形及外引线排列图，功能

图4 74LS193外形及外引线排列图

表见表2。当清除端（CR）为高电平时，不管计数脉冲（CP D、CP U）状态如何，所有计数

输出（Q A~Q D）均为低电平。当置入控制（LD）为低电平时，Q A~Q D将随数据输入（D0~D3）一起变化，而与CP D和CP U无关，即它的预置功能也是异步的。该器件的计数是同步的。当一个计数时钟保持高电平时，另一个计数时钟的上升沿能使Q A~Q D同时变化。其中，CP U 为加计数时钟输入端，CP D为减计数时钟输入端。当计数上溢（为9），并且CP D为低电平

时，加计数进位输出（CO）产生一个低电平脉冲；当计数下溢（为0），并且CP U为低电平时，减计数借位输出（BO）产生一个低电平脉冲。

2、十进制计数器

十进制计数器也称为二-十进制计数器，它是用4位二进制数来表示十进制数的每一位数。如前所述，一个4位二进制数共有十六种状态，若用来表示十进制的10个状态，需去掉6种状态，其方案很多，这个问题就是二-十进制编码，简称BCD码。最常用的8421码十进制计数器，它是取4位二进制数前面的0000~1001来表示十进制的0~9这10个数码，而去掉后面的1010~1111 6个数。

图5所示为由4 个JK触发器组成1位异步十进制加法计数器逻辑图，计数脉冲从最低位触发器的时钟端加入，4个触发器的置0端并联连接。

图5 8421BCD码异步十进制加法计数器

工作原理：图中3个触发器F0~F2的各J、K端在触发器F3翻转（即Q3=1，

Q=0）之前均为1，处于计数工作状态，因此在第1~7个计数脉冲作用期间，触发器的翻转情况与上述图1所示的异步二进制加法计数器相同，第7个计数脉冲作用后，F3~F0的状态为0111。

第8个计数脉冲输入后，F 0、F 1、F 2相继由1态变为0态，由于Q 0同时加到了F 3的时钟端，而触发前F 3的两个J 端均为1，使F 3由0态变为1态，即4个觖发器的状态变为1000，此时，Q 3=1，3Q =0，因3Q 与J 1端相连，阻止下一个由F 0来的负脉冲触发F 1使其翻转。第9个计数脉冲作用后，F 0翻转，Q 0=1，计数状态为1001。当第10个计数脉冲到来后，F 0翻转，Q 0又由1变为0，但Q 0这个负跳变不能使F 1翻转，却能直接去触发F 3，由于此时F 3的两个J 端均为0，而K=1，使Q 3由1变0，于是使4个触发器跳过1010~1111 6个状态而复原到初始状态0000，向高位触发器送出十进制进位信号，从而完成8421BCD 编码十进制计数过程。

十进制加法计数器的波形如图6所示。

图6 异步十进制加法计数器时序图

二、计数器应用实例——用异步计数器74LS290实现二-五-十分频用计数器组成分频器是计数器的基本应用之一。

74LS290是一种比较常用的TTL 电路异步计数器，图7所示为其简化原理图。其外形及外引线排列见图8所示。74LS290含有两个独立的下降沿触发计数器，清除端和置9端两触发器共用。若以CP A 为计数输入，Q A 为输出，即得到模二计数器（二分频器）；若以

图7 74LS290简化原理图

CP B 为计数输入，Q D 为输出，即得到模五计数器（五分频器）；模五计数器的输出端由高位到低位依次为Q D 、Q C 和Q A 。74LS290也可以接成模十计数器（十分频器），其接法有两种：一种是将Q A 与CP B 连接，CP A 为计数输入，输出端顺序为Q D Q C Q B Q A 时，执行8421BCD

编码；另一种是Q D和CP A连接，，CP B为计数输入，输出高低位顺序为Q A Q D Q C Q B时，执

图8 74LS290外形及外引线排列图

行5421BCD编码，5421BCD编码参见表3两种常用BCD码中5421BCD码。74LS290当S9（1）〃S9（2）=1时，则输出为1001，完成置9功能；当R0（1）〃R0（2）=1时，输出为0000，

完成置0功能；当S9

（1）〃S9

（2）

=0，且R0（1）〃R0（2）=0时，执行计数操作。表4所示为

74LS290的功能表。

图9所示为用一片中规模集成异步计数器74LS290通过不同的电路连线，可组成对输入脉冲进行二分频、五分频和十分频的分频电路图。对照74LS290功能表可知，图中计数器处于计数工作状态，计数脉冲由相关时钟端输入，在相应的输出端可得到二、五、十分频

信号。其中十分频器的8421BCD码计数器和5421BCD码计数器两种连接方式中，十分频信号分别从Q D和Q A端输出。

图9 74LS290组成的分频器实验电路

(a)二分频器(b)五分频器(c)十分频器（8421BCD计数器）

(d)十分频器（5421BCD计数器）

约翰逊计数器

环形计数器是由移位寄存器加上一定的反馈电路构成的，用移位寄存器构成环形计数器的一般框图见图23-5-1，它是由一个移位寄存器和一个组合反馈逻辑电路闭环构成，反馈电路的输出接向移位寄存器的串行输入端，反馈电路的输入端根据移位寄存器计数器类型的不同，可接向移位寄存器的串行输出端或某些触发器的输出端。图23-5-1 移位寄存器型计数器方框图 23.5.1 环形计数器 23.5.1.1 电路工作原理图23-5-2为一个四位环形计数器，它是把移位寄存器最低一位的串行输出端Q1反馈到最高位的串行输入端（即D触发器的数据端）而构成的，环形计数器常用来实现脉冲顺序分配的功能（分配器）。假设寄存器初始状态为[Q4Q3Q2Q1]＝1000，那么在移位脉冲的作用下，其状态将按表23-11 中的顺序转换。当第三个移位脉冲到来后，Q1=1，它反馈到D4输入端，在第四个移位脉冲作用下Q4=1，回复到初始状态。表23-11中的各状态将在移位脉冲作用下，反复在四位移位寄存器中不断循环。

由上述讲讨论可知，该环形计数的计数长度为N=n。和二进制计数器相比，它有2n-n个状态没有利用，它利用的有效状态是少的。 23.5.1.2 状态转换图和工作时序表23-11中是以1000为初始状态的，它所对应的状态转换图见图23-5-3。如果移位寄存器中的初始状态不同，就会有不同的状态转换图。图23-5-4给出了四位环形计数器可能有的其它几种状态转换图。图23-5-3 状态转换图 (a) (b) (c) (d) 图23-5-4 四位环行计数器其它的状态转换图图23-5-4(a)、(b)、(c)三个状态转换图中各状态是闭合的，相应的时序为循环时序。当计数器处于图23-5-4(d)所示的状态0000或1111时，计数器的状态将不发生变化。这两个状态称为悬态或死态。四位环形计数器可能有这么多不同的循环时序，是我们不希望的，只能从这些循环时序中选出一个来工作，这就是工作时序，或称为正常时序，或有效时序。其它末被选中的循环时序称为异常时序或无效时序。一般选图23-5-3的时序为工作时序，因为它只循环一个“1”，不用经过译码就可从各触发器的Q端得到顺序脉冲输出，参看图23-5-5。

计数器工作原理及应用

计数器工作原理及应用除了计数功能外，计数器产品还有一些附加功能，如异步复位、预置数（注意，有同步预置数和异步预置数两种。前者受时钟脉冲控制，后者不受时钟脉冲控制）、保持（注意，有保持进位和不保持进位两种）。虽然计数器产品一般只有二进制和十进制两种，有了这些附加功能，我们就可以方便地用我们可以得到的计数器来构成任意进制的计数器。下面我们举两个例子。在这两个例子中，我们分别用同步十进制加法计数器74LS160构成一个六进制计数器和一个一百进制计数器。因为六进制计数器的有效状态有六个，而十进制计数器的有效状态有十个，所以用十进制计数器构成六进制计数器时，我们只需保留十进制计数器的六个状态即可。74LS160的十个有效状态是BCD编码的，即0000、0001、0010、0011、0100、0101、0110、0111、1000、1001[图5-1]。图5-1 我们保留哪六个状态呢？理论上，我们保留哪六个状态都行。然而，为了使电路最简单，保留哪六个状态还是有一点讲究的。一般情况下，我们总是保留0000和1001两个状态。因为74LS160从100 1变化到0000时，将在进位输出端产生一个进位脉冲，所以我们保留了0000和1001这两个状态后，我们就可以利用74LS160的进位输出端作为六进制计数器的进位输出端了。于是，六进制计数器的状态循环可以是0000、0001、0010、0011、0100和1001，也可以是0000、0101、0110、0111、1000和1001。我们不妨采用0000、0001、0010、0011、0100和1001这六个状态。如何让74LS160从0100状态跳到1001状态呢？我们用一个混合逻辑与非门构成一个译码器[图5. 3.37b]，当74LS160的状态为0100时，与非门输出低电平，这个低电平使74LS160工作在预置数状态，当下一个时钟脉冲到来时，由于等于1001，74LS160就会预置成1001，从而我们实现了状态跳跃。

(工作分析)计数器工作原理的模式化分析

（工作分析）计数器工作原理的模式化分析

计数器工作原理的模式化分析时序逻辑电路是《脉冲和数字电路》这门课程的重要组成部分，计数器是时序逻辑电路基础知识的实际应用，其应用领域非常广泛。计数器原理是技工学校电工电子专业学生必须重点掌握的内容，也是本课程的考核重点，更是设计计数器或其他电子器件的基础。但近年来技校学生的文化理论基础和理解能力普遍较差，按照课件体系讲授计数器这个章节的知识，超过70%的学生听不懂。我先后为四届学生讲授过这门课，于教学实践中摸索出壹套分析计数器的方法——模式化分析，即把分析步骤模式化，引导学生按部就班地分析计数器。用这种方法分析，我只要以其中壹种计数器（如异步二进制计数器）为例讲解，学生便能够自行分析其他计数器。教学实践证明，用这种方法讲授计数器知识，学生比较感兴趣，觉得条理清晰，易于理解，掌握起来比较轻松。这种方法仍有壹个好处，不管是同步计数器仍是异步计数器，不管是二进制计数器仍是十进制计数器，不管是简单的计数器仍是复杂的计数器，只要套用这种方法，计数器工作原理迎刃而解。即使是平时基础很差的学生，只要记住几个步骤，依葫芦画瓢，也能把计数器原理分析出个大概来。一、明确计数器概念分析计数器当然要先清楚什么是计数器啦。书上的概念是：

计数器是数字系统中能累计输入脉冲个数的数字电路。我告诉学生，计数器就是这样壹种电子设备：把它放于教室门口，每个进入教室的同学均于壹个按钮上按壹下，它就能告诉你壹共有多少位同学进入教室。其中，每个同学按壹下按钮就是给这个设备壹个输入信号，N个同学就给了N个信号，这N个信号就构成计数器的输入CP脉冲，计数器要统计的就是这个CP脉冲系列的个数。当然，如果没有接译码器，计数器的输出端显示的是二进制数而非十进制数，比如有9位同学进入教室，它不显示“9”，而是显示“1001”。随后，我简要介绍了计数器的构成和分类，且强调，计数器工作前必须先复位，即每个触发器的输出端均置零。二、回顾基础知识分析计数器要用到触发器的关联知识，其中JK触发器最常用，偶尔用到T触发器和D触发器。因此，介绍完计数器概念后，我不急于教学生分析其原理，而是先提问JK、T、D触发器的关联知识，包括触发器的逻辑符号、特性方程、特性表等。由于计数器的控制单元由逻辑门电路构成，分析前仍要简要回顾壹下和、或、非等常用逻辑门电路的关联知识。另外，用模式化方法分析计数器仍要用到逻辑代数的运算方法、逻辑函数的化简方法等关联知识。三、画出解题模板准备工作做完了，下面进入核心部分——列出分析计数器的

计数器原理分析及应用实例

计数器原理分析及应用实例除了计数功能外，计数器产品还有一些附加功能，如异步复位、预置数（注意，有同步预置数和异步预置数两种。前者受时钟脉冲控制，后者不受时钟脉冲控制）、保持（注意，有保持进位和不保持进位两种）。虽然计数器产品一般只有二进制和十进制两种，有了这些附加功能，我们就可以方便地用我们可以得到的计数器来构成任意进制的计数器。下面我们举两个例子。在这两个例子中，我们分别用同步十进制加法计数器74LS160构成一个六进制计数器和一个一百进制计数器。因为六进制计数器的有效状态有六个，而十进制计数器的有效状态有十个，所以用十进制计数器构成六进制计数器时，我们只需保留十进制计数器的六个状态即可。74LS160的十个有效状态是BCD编码的，即0000、0001、0010、0011、0100、0101、0110、0111、1000、1001[图5-1]。图5-1 我们保留哪六个状态呢？理论上，我们保留哪六个状态都行。然而，为了使电路最简单，保留哪六个状态还是有一点讲究的。一般情况下，我们总是保留0000和1001两个状态。因为74LS160从1001变化到0000时，将在进位输出端产生一个进位脉冲，所以我们保留了0000和1001这两个状态后，我们就可以利用74LS160的进位输出端作为六进制计数器的进位输出端了。于是，六进制计数器的状态循环可以是0000、0001、0010、0011、0100和1001，也可以是0000、0101、0110、0111、1000和1001。我们不妨采用0000、0001、0010、0011、0100

和1001这六个状态。如何让74LS160从0100状态跳到1001状态呢？我们用一个混合逻辑与非门构成一个译码器[图5.3.37b]，当74LS160的状态为0100时，与非门输出低电平，这个低电平使74LS160工作在预置数状态，当下一个时钟脉冲到来时，由于等于1001，74LS160就会预置成1001，从而我们实现了状态跳跃。图5.3.37b用置数法将74160接成六进制计数器（置入1001）比这个方案稍微繁琐一点的是利用74LS160的异步复位端。下面这个电路中[图5.3.34]，也有一个由混合逻辑与非门构成的译码器。图5.3.34用置零法将74LS160接成六进制计数器

七进制加法计数器电路设计

信息工程分院课题名称：集成计数器及其应用班级：14电子信息工程技术1班学生姓名：邱荣荣学号： 18 指导教师：王连英完成时间：2015年5月19日设计报告

七进制计数器电路设计 1.设计要求 a.分别采用反馈清零和反馈置数的方法 b.用同步十进制加法计数器74LS160(或同步4位二进制加法计数器74LS161)、三3输入与非门74LS10、4511、共阴七段数码LED 显示器设计七进制计数器。 2.设计原理 a.使用4位同步二进制计时器74LS161设计反馈清零加法计数器由74LS160是模16加法计数器、M=16，要设计制作的是七进制加法计数器、N=7，M>N ，需一块74LS161,且74LS161具有异步清零(低电平有效)功能。从初始状态开始，七进制加法计数器的有效循环状态:0000、0001、0010、0011、0100、0101、0110等七个。其最后一个，在下一个状态所对应的数码是:0111。所以，异步清零的反馈数210)0110()7(===N S N 。利用74LS161的异步清零(低电平有效)功能有,反馈数012Q Q Q CR =。据此有反馈清零法，由74LS161七进制加法计数器循环转换状态换图2.1.1所示，仿真电路如图2.1.2所示。 2.1.1 反馈清零七进制加法计数器循环转状态换图

b.使用4位同步二进制计时器74LS161设计反馈置数加法计数器对于74LS161而言，取七进制加法计数器的有效循环状态，是使用74LS161十个有效状态中任意连续的七个，例如是:0010、0011、0100、0101、0110、0111、1000。设预置数输入端0123D D D D 则对应的预置数码0123d d d d 为0010，则从0010开始，其最后一个循环状态所对应的数码是:1000，所以此时，同步置数的反馈数2)1000(=S 。有,3Q LD =。据此有，74LS160反馈置数法设计七进制加法计数器循环转换状态换图2.2.1所示，仿真电路如图2.2.2所示。———实验证据如图00所示图2.1.2 反馈清零法七进制加法计数器仿真电路 2.2.1 反馈置数七进制加法计数器循环转状态换图

同步七进制加法计数器数字电子技能

目录 1 课程设计的目的............................................................12 计数器设计的总体框图......................................................13 计数器设计过程 (1) 3.1根据题意可画出该计数器状态图：.......................................13.2选择触发器，求时钟方程，画出卡诺图：.................................13.3根据卡诺图写出状态方程：.............................................33.4求驱动方程：.........................................................33.5检查电路能否自启动：.................................................44 173进制加法计数器 (4) 4.1写出和的二进制代码.............................................41 N S N S 5 设计的逻辑电路图. (4) 5.1同步七进制加法计数器.................................................45.2 173进制加法计数器...................................................56 设计的芯片原理图..........................................................66 实验仪器..................................................................77 总结与体会. (7) 参考文献 (8)

实验7 74ls160组成n进制计数器

实验7 74ls160组成n进制计数器一、实验内容 1．掌握集成计数器的功能测试及应用 2．用异步清零端设计6进制计数器，显示选用数码管完成。 3．用同步置0设计7进制计数器，显示选用数码管完成。二、演示电路 74LS160十进制计数器连线图如图1所示。图1 74LS160十进制计数器连线图 74161的功能表如表1所示。由表1可知，74161具有以下功能： ①异步清零当CR（C L R’）=0时，不管其他输入端的状态如何（包括时钟信号C P），计数器输出将被直接置零，称为异步清零。

②同步并行预置数在CR=1的条件下，当 LD(L O A D’)=0、且有时钟脉冲C P的上升沿作用时，D0、D1、D2、D3输入端的数据将分别被Q0～Q3所接收。由于这个置数操作要与C P上升沿同步，且D0、D1、D2、 D3的数据同时置入计数器，所以称为同步并行置数。 ③保持在CR=LD=1的条件下,当E N T=E N P=0,即两个计数使能端中有 0时,不管有无C P脉冲作用，计数器都将保持原有状态不变 (停止计数)。需要说明的是，当E N P=0, E N T=1时，进位输出C 也保持不变；而当 E N T=0时，不管E N P 状态如何，进位输出 R C O=0。

④计数当 CR=LD=E N P=E N T=1时， 74161处于计数状态, 电路从0000状态开始，连续输入16个计数脉冲后，电路将从 1111状态返回到0000 状态，R C O端从高电平跳变至低电平。可以利用R C O端输出的高电平或下降沿作为进位输出信号。连上十进制加法计数器160，电路如图1所示，给2管脚加矩形波，看数码管显示结果，并记录显示结果。三、用160和与非门组成6进制加法计数器-用异步清零端设计 74160从0000状态开始计数，当输入第6个C P脉冲（上

闪烁计数器工作原理及应用

闪烁计数器的工作原理闪烁计数器是一种利用射线引起闪烁体的发光而进行记录的辐射探测器。1947年由J.W. 科尔特曼和H.P.卡尔曼所发明。它由闪烁体、光电倍增管（见光电管）和电子仪器等单元组成。它是由闪烁体（也称荧光体）和光电倍增管构成。常用的闪烁体有NaI（TI）［铊激活］、ZnS（Ag）和有机晶体“蒽”等，它们在射线照射下会发光（闪烁）。它的工作原理是：射线在闪烁体中产生的光子，打到光电倍增管的阴极上产生光电子，光电子的电子流通过倍增管放大并被阳极接收，形成了一个电脉冲，再由仪器的其他部件加以放大记录。碘化钠晶体常用来测量γ射线，硫化锌晶体常用来测量α射线。闪烁计数器的优点是，效率高、记录快，可以测定射线的能量。闪烁计数器的应用射线同闪烁体相互作用，使其中的原子、分子电离或激发，被激发的原子、分子退激时发出微弱荧光（见固体发光），荧光被收集到光电倍增管，倍增的电子流形成电压脉冲，由电子仪器放大分析和记录。利用这种现象可探测带电粒子。可用的闪烁体种类很多，用得较多的有NaI（加微量Tl）、CSI（加微量Tl）、ZnS（加微量Ag ）等无机盐晶体和蒽、茋、对联三苯等有机晶体，也有用液体、塑料或气体的闪烁体。闪烁计数器的优点是效率高，有很好的时间分辨率和空间分辨率，时间分辨率达10^-9秒，空间分辨率达毫米量级。它不仅能探测各种带电粒子，还能探测各种不带电的核辐射；不仅能探测核辐射是否存在，还能鉴别它们的性质和种类；不但能计数，还能根据脉冲幅度确定辐射粒子的能量。在核物理和粒子物理实验中应用十分广泛。艾驰商城是国内最专业的MRO工业品网购平台，正品现货、优势价格、迅捷配送，是一站式采购的工业品商城！具有10年工业用品电子商务领域研究，以强大的信息通道建设的优势，以及依托线下贸易交易市场在工业用品行业上游供应链的整合能力，为广大的用户提供了传感器、图尔克传感器、变频器、断路器、继电器、PLC、工控机、仪器仪表、气缸、五金工具、伺服电机、劳保用品等一系列自动化的工控产品。如需进一步了解相关仪器仪表产品的选型，报价，采购，参数，图片，批发等信息，请关注艾驰商城https://www.360docs.net/doc/eb5059992.html,/

计数器原理及其测试

实验七计数器原理及其测试 1.利用74LS160，分别用清零法和置数法设计一个七进制计数器。清零法：74LS1160具有异步清零功能，计数达到7，通过门电路产生清零信号实现清零，由于异步清零，故0111出现时间极短（过渡态），所以共包括了0000到0110七个状态。将示波器与个输出端分别相连得到输出波形图： CP与QA CP与QB CP与QC

CP 与 QD CP 与 Cr 置数法：74LS160有同步置数功能，由于是同步故没有过渡态，图示从0011开始，七个CP 后计数达到1001，产生置数信号，下一个CP 到来时置入0011。 CP 与QA

CP与QB CP与QC CP与QD CP与Cr 2.分别用74LS163和74LS161设计13进制计数器，采用清零法实现，并用数码管显示结果。画出完整电路图，并写出状态转换关系。设计思路：74LS161和74LS163的差别在于74LS161是异步清零，而74LS163是同步清零。故在设计时，对于74LS161存在过渡态（1011），计数达1101时通过门电路产生清零信号。而74LS163则不存在过渡态，计数达1100产生清零信号，下一个CP到达时被清零。外加上转码电路即可显示结果。 74LS161实现：

状态转换： 0000—0001—0010—0011—0100—0101—0110— 0111—1000—1001—1010—1011—1100—1101（过渡态，实际不出现该状态）--0000 74LS163实现：状态转换： 0000—0001—0010—0011—0100—0101—0110—0111—1000—1001—1010—1011—1100--0000 实验结果：通过实验发现，理论上74LS163同步清零无过渡态可以计数至12（1100），但在实际中，1100状态保持时间极短，很难得到图像结果。 3. 设计一个用3位数码管指示的60进制计数器，并用三只开关控制实现数据保持，计数及清零功能。设计思路：60进制可看做10*6，故选用74LS160，第一片作为最低位，可计10个数，将其进位输出作为第二片的CP ，这样第一片每计一个十，第二片就计一次数，当第二片计数达到0110时产生清零信号，故其具有0000到0101共六个状态，这样就实现了10*6共可计60CP 脉冲。再将第二位的清零信号连到第三片的CP 上，就可得到进位。将三片74LS161的EP 和ET 接在同一个开关上，LD ’接在同一个开关上，第一片和第三片的Cr ’接在同一个开关，同时将该开关与第二片的清零信号接与门后接在第二片的清零输入端。电路图：下图为同步置数（置入数为3）

cd4017计数器的工作原理

cd4017工作原理及应用电路图 CD4017功能简述: CD4017是5位Johnson计算器，具有10个译码输出端，CP，CR，INH输入端。时钟输入端的斯密特触发器具有脉冲整形功能，对输入时钟脉冲上升和下降时间无限制。INH为低电平时，计算器在时钟上升沿计数；反之，计数功能无效。CR为高电平时，计数器清零。Johnson计数器，提供了快速操作，2输入译码选通和无毛刺译码输出。防锁选通，保证了正确的计数顺序。译码输出一般为低电平，只有在对应时钟周期内保持高电平。在每10个时钟输入周期CO信号完成一次进位，并用作多级计数链的下级脉动时钟。 CD4017逻辑结构图: CD4017 Logic Diagram 逻辑图

CD4017的引脚图 CD4017引脚功能： C D4017内部是除10的计数器及二进制对10进制译码电路。CD4017有16支脚，除电源脚VDD及VSS为电源接脚，输入电压范围为3–15V之外，其余接脚为： A、频率输入脚：CLOCK(Pin14)，为频率信号的输入脚。 B、数据输出脚： a、Q1-Q9(Pin3，2，4，7，10，1，5，6，9，11)，为解码后的时进制输出接脚，被计数到的值，其输出为Hi，其余为Lo 电位。 b、CARRY OUT（Pin12），进位脚，当4017计数10个脉冲之后，CARRY OUT 将输出一个脉波，代表产生进位，共串级计数器使用。 D、控制脚： a、CLEAR(Pin15)：清除脚或称复位(Reset)脚，当此脚为Hi时，会使CD4017的Q0为”1”，其余Q1-Q9为”0”。 b、CLOCK ENABLE(Pin13)，时序允许脚，当此脚为低电位，CLOCK输入脉波在正缘时，会使CD4017计数，并改变Q1-Q9的输出状态。

同步七进制加法计数器——数字电子技术,

成绩评定表

课程设计任务书

目录 1.课程设计的目的 (2) 2.计数器设计的总体框图 (2) 3.计数器设计过程 (2) 4.序列脉冲设计的总体框图 (5) 5.脉冲序列设计过程 (5) 6.设计的仿真电路图 (10) 7.设计的芯片原理图 (11) 8.实验仪器 (12) 9.总结与体会 (12) 10.参考文献 (13)

1课程设计的目的 1.加深对教材的理解和思考，并通过实验设计、验证正是理论的正确性。 2.学习自行设计一定难度并有用途的计数器、加法器、寄存器等。 3.检测自己的数字电子技术掌握能力。 2．计数器设计的总体框图下图为同步七进制加法计数器示意框图图 1 3．计数器设计过程七进制同步加法计数器，无效态为：111 ①根据题意可画出该计数器状态图： 000 001 010 011 110 101 100 图 2 ②选择触发器，求时钟方程，画出卡诺图。 a.触发器：JK 边沿触发器三个 b.时钟方程：由于是同步计数器，故CP 0=CP 1=CP 2= CP c.卡诺图如下：

七进制同步加法计数器次态卡诺图： Q 图 3 次态Q n 12 +的卡诺图 n n 图 4 次态Q n 1 1+的卡诺图 n n 图 5

次态 Q n 10 +的卡诺图 Q 图 6 ③根据卡诺图写出状态方程：状态方程： Q n+1 2= Q n 2Q n 1+Q n 2Q n 1Q n 0 Q n+1 1 = Q n 1Q n 0+ Q n 2Q n 1Q n Q n+1 0 = Q n 1Q n 0+ Q n 2Q n 0 ④求驱动方程： JK 触发器特性方程为：1n n n Q JQ KQ +=+ 由此可以得出驱动方程： J 2=Q n 1Q n 0 K 2=Q n 1 J 1=Q n 0 K 1= Q n 2Q n J 0=Q n 1 Q n 2 K 0=1 ⑤检查电路能否自启动：将无效态（111）代入状态方程、输出方程进行计算，

计数器工作原理的模式化分析

计数器工作原理的模式化分析时序逻辑电路是《脉冲与数字电路》这门课程的重要组成部分，计数器是时序逻辑电路基础知识的实际应用，其应用领域非常广泛。计数器原理是技工学校电工电子专业学生必须重点掌握的内容，也是本课程的考核重点，更是设计计数器或其他电子器件的基础。但近年来技校学生的文化理论基础和理解能力普遍较差，按照教材体系讲授计数器这个章节的知识，超过70%的学生听不懂。我先后为四届学生讲授过这门课，在教学实践中摸索出一套分析计数器的方法——模式化分析，即把分析步骤模式化，引导学生按部就班地分析计数器。用这种方法分析，我只要以其中一种计数器（如异步二进制计数器）为例讲解，学生便可以自行分析其他计数器。教学实践证明，用这种方法讲授计数器知识，学生比较感兴趣，觉得条理清晰，易于理解，掌握起来比较轻松。这种方法还有一个好处，不管是同步计数器还是异步计数器，不管是二进制计数器还是十进制计数器，不管是简单的计数器还是复杂的计数器，只要套用这种方法，计数器工作原理迎刃而解。即使是平时基础很差的学生，只要记住几个步骤，依葫芦画瓢，也能把计数器原理分析出个大概来。一、明确计数器概念分析计数器当然要先清楚什么是计数器啦。书上的概念是：计数器是数字系统中能累计输入脉冲个数的数字电路。我告诉学生，计数器就是这

样一种电子设备：把它放在教室门口，每个进入教室的同学都在一个按钮上按一下，它就能告诉你一共有多少位同学进入教室。其中，每个同学按一下按钮就是给这个设备一个输入信号，N个同学就给了N个信号，这N 个信号就构成计数器的输入CP脉冲，计数器要统计的就是这个CP脉冲系列的个数。当然，如果没有接译码器，计数器的输出端显示的是二进制数而非十进制数，比如有9位同学进入教室，它不显示“9”，而是显示“1001”。随后，我简要介绍了计数器的构成和分类，并强调，计数器工作前必须先复位，即每个触发器的输出端均置零。二、回顾基础知识分析计数器要用到触发器的相关知识，其中JK触发器最常用，偶尔用到T触发器和D触发器。因此，介绍完计数器概念后，我不急于教学生分析其原理，而是先提问JK、T、D触发器的相关知识，包括触发器的逻辑符号、特性方程、特性表等。由于计数器的控制单元由逻辑门电路构成，分析前还要简要回顾一下与、或、非等常用逻辑门电路的相关知识。另外，用模式化方法分析计数器还要用到逻辑代数的运算方法、逻辑函数的化简方法等相关知识。三、画出解题模板准备工作做完了，下面进入核心部分——列出分析计数器的9个步骤： 1.驱动方程（即触发器输入端的表达式，注意要化成最简式） 2.特性方程（即触发器的特性方程，计数器有几个触发器就写出几个特性方程） 3.状态方程（把1代入2后得到的方程，注意要化成最简式）

计数器设计和原理

二．计数器设计 1.实验目的计数器在数字逻辑设计中的应用十分广泛，可以对时钟信号进行计数，分频和产生序列信号，也可以用在计时器和串并转换等电路。这次实验我们就来学习一下如何用Robei和Verilog语言来设计一个4比特计数器。 2.实验要求计数器对每个时钟脉冲进行技术，并将计数值输出出来。这个实验我们来设计一个4比特的计数器，其技术范围在0～F之间，也就是计数到最大值16. 设计波形要求如图1所示。图1. 计数器输出波形要求 3.实验内容 3.1 模型设计 1)新建一个模型。点击工具栏上的图标，或者点击菜单“File”然后在下拉菜单中选择“New”，会有一个对话框弹出来（如图2所示）。在弹出的对话框中设置你所设计的模型。

图2. 新建一个项目参数填写完成后点击“OK”按钮，Robei就会生成一个新的模块，名字就是counter，如图3所示：图3. 计数器界面图 2)修改模型。在自动生成的界面图上进行名称的修改，输入引脚为clock, enable 和reset，输出引脚修改成count。其中count引脚的“Datasize”为4比特，用户可以输入4，也可以输入3:0。为了区分每个引脚，我们可以修改每个引脚的Color值，并点回车保存。修改完成后如图4所示。如果选中模块，按“F1”键，就会自动生成一个Datasheet，如图5所示。

图4. 修改引脚属性图5. “Datasheet”截图 3)输入算法。点击模型下方的Code（如图6所示）进入代码设计区。

图6. 点击Code输入算法在代码设计区内输入以下Verilog代码： always @ (posedge clock) //学习always语句的写法，并设置敏感信号。时钟上升沿触发begin //学习Verilog if else语句的写法 if (reset == 1) begin count<= 0; end //if enable is 1, counter starts to count else if (enable == 1) begin count <= count + 1; end end 4)保存。点击工具栏图标，或者点击菜单“File”中的下拉菜单“Saveas”，将模型另存到一个文件夹中。 5)运行。在工具栏点击或者点击菜单“Build”的下来菜单“Run”，执行代码检查。如果有错误，会在输出窗口中显示。如果没有错误提示，恭喜，模型counter设计完成。 3.2测试文件设计

定时器工作原理

定时器工作原理通电延时型。只要在定时的时间段内（即1分钟）定时器一直得电，则常开触电就会闭合，只要定时器不断电常开触电就会一直闭合。定时器断电则常开触电断开 1，定时器/计数器的结构与功能主要介绍定时器0（T0）和定时器1（T1）的结构与功能。图6.1是定时器/计数器的结构框图。由图可知，定时器/计数器由定时器0、定时器1、定时器方式寄存器TMOD和定时器控制寄存器TCON组成。定时器0，定时器1是16位加法计数器，分别由两个8位专用寄存器组成：定时器0由TH0和TL0组成，定时器1由TH1和TL1组成。图6.1 定时器/计数器结构框图 TL0、TL1、TH0、TH1的访问地址依次为8AH~8DH，每个寄存器均可单独访问。定时器0或定时器1用作计数器时，对芯片引脚T0（P3.4）或T1（P3.5）上输入的脉冲计数，每输入一个脉冲，加法计数器加1；其用作定时器时，对内部机器周期脉冲计数，由于机器周期是定值，故计数值确定时，时间也随之确定。 TMOD、TCON与定时器0、定时器1间通过内部总线及逻辑电路连接，TMOD 用于设置定时器的工作方式，TCON用于控制定时器的启动与停止。 6.1.1 计数功能计数方式时，T的功能是计来自T0(P3.4)T1(P3.5)的外部脉冲信号的个数。输入脉冲由1变0的下降沿时，计数器的值增加1直到回零产生溢出中断，表示计数已达预期个数。外部输入信号的下降沿将触发计数，识别一个从“1”到“0”的跳变需2个机器周期，所以，对外部输入信号最高的计数速率是晶振频率的1/24。若晶振频率为6MHz，则计数脉冲频率应低于1/4MHz。当计数器满后，再来一个计数脉冲，计数器全部回0，这就是溢出。脉冲的计数长度与计数器预先装入的初值有关。初值越大，计数长度越小；初值越小，计数长度越大。最大计数长度为65536（216）个脉冲（初值为0）。 6.1.2 定时方式定时方式时，T记录单片机内部振荡器输出的脉冲(机器周期信号)个数。每一个机器周期使T0或T1的计数器增加1，直至计满回零自动产生溢出中断请求。定时器的定时时间不仅与定时器的初值有关，而且还与系统的时钟频率有关。在机器周期一定的情况下，初值越大，定时时间越短；初值越小，定时时间越长。最长的定时时间为65536（216）个机器周期（初值为0）。

计数器原理

计数器原理计数器是数字系统中用的较多的基本逻辑器件，它的基本功能是统计时钟脉冲的个数，即实现计数操作，它也可用与分频、定时、产生节拍脉冲和脉冲序列等。例如，计算机中的时序发生器、分频器、指令计数器等都要使用计数器。计数器的种类很多。按构成计数器中的各触发器是否使用一个时钟脉冲源来分，可分为同步计数器和异步计数器；按进位体制的不同，可分为二进制计数器、十进制计数器和任意进制计数器；按计数过程中数字增减趋势的不同，可分为加法计数器、减法计数器和可逆计数器；还有可预制数和可编计数器等等。 1、用D触发器构成异步二进制加法/减法计数器图1 3位二进制异步加法器如上图1所示，是由3个上升沿触发的D触发器组成的3位二进制异步加法器。图中各个触发器的反相输出端与该触发器的D输入端相连，就把D触发器转换成为计数型触发器T。将上图加以少许改变后，即将低位触发器的Q端与高一位的CP端相连，就得到3位二进制异步减法器，如下所示：图2 3位二进制异步减法器 2、异步集成计数器74LS90 74LS90为中规模TTL集成计数器，可实现二分频、五分频和十分频等功能，它由一个二进制计数器和一个五进制计数器构成。其引脚排列图和功能表如下所示：

图3 74LS90的引脚排列图表1 74LS90的功能表 3、中规模十进制计数器74LS192(或CC40192) 74LS192是同步十进制可逆计数器，它具有双时钟输入，并具有清除和置数等功能，其引脚排列及逻辑符号如下所示：图4 74LS192的引脚排列及逻辑符号（a ）引脚排列 (b) 逻辑符号图中：PL 为置数端，U CP 为加计数端，D CP 为减计数端，U TC 为非同步进位输出端，

(完整word版)计数器的原理.doc

计数器的原理计数器是数字电路中广泛使用的逻辑部件，是时序逻辑电路中最重要的逻辑部件之一。计数器除用于对输入脉冲的个数进行计数外，还可以用于分频、定时、产生节拍脉冲等。计数器按计数脉冲的作用方式分类，有同步计数器和异步计数器；按功能分类，有加法计数器、减法计数器和既具有加法又有减法的可逆计数器；按计数进制的不同，又可分为二进制计数器、十进制计数器和任意进制计数器。一、计数器的工作原理 1、二进制计数器（ 1）异步二进制加法计数器图1所示为用JK 触发器组成的 4 位异步二进制加法计数器逻辑图。图中 4 个触发器F0~F3均处于计数工作状态。计数脉冲从最低位触发器F0的CP 端输入，每输入一个计数脉冲，F0的状态改变一次。低位触发器的Q 端与高位触发器的 CP 端相连。每当低位触发器的状态由 1 变 0 时，即输出一负跳变脉冲时，高位触发器翻转。各触发器置0 端 R D并联，作为清0 端，清 0 后，使触发器初态为0000。当第一个计数脉冲输入后，脉冲后沿使F0的 Q0由 0 变 1， F1、 F2、 F3均保持 0 态，计数器的状态为0001；当图 1 4 位异步二进制加法计数器第二个计数脉冲输入后，Q0由 1 变为 0，但 Q0的这个负跳变加至F1的 CP 端，使 Q1由 0 变为 1，而此时 F3 2 仍保持 0 状态，计数器的状态为0010 0 、 F 。依此类推，对于 F 来说，每来一个计数脉冲后沿，Q 的状态就改变，而对于F、F、F 来说，则要看前一位输出端Q 0 1 2 3 是否从 1 跳到 0，即后沿到来时，其输出端的状态才改变，否则Q1、 Q2、Q3端的状态同前一个状态一样。这样在第15 个计数脉冲输入后，计数器的状态为1111，第 16 个计数脉冲输入，计数器恢复为0000。由上述分析可知，一个 4 位二进制加法计数器有24=16 种状态，每经过十六个计数脉冲，计数器的状态就循环一次。通常把计数器的状态数称之为计数器的进制数（或称计数器的模），因此， 4 位二进制计数器也可称之为 1 位十六进制（模16）计数器。表 1 所示为 4 位二进制加法计数器的状态表。计数脉冲和各触发器输出端的波形如图 2 所示。图 2 直观地反映出最低位触发器Q0在 CP 脉冲后沿触发，而各高位触发器又是在相邻低位触发器输出波形的后沿触发。从图中还可以看出每经过一级触发器，脉冲波形的周期就增加 1 倍，即频率降低一半，则从Q0引出的脉冲对计数脉冲为两（21）分频，从Q1引出的脉冲对计数脉冲为四（22）分频，依此类推，从n 位触发器输出端Q n引出的脉冲对计数脉冲为 2n分频，因此，计数器可以用于分频电路。对异步二进制加法计数器的特点归纳如下：

两位计数器电路设计

课题二：两位计数器电路设计（选做）一．设计目的本文通过对两位计数器电路的分析、仿真，阐述了计数器电路的一些设计方法，并论证了计数器电路的实现原理及过程。文中还使用了Hspice电路设计仿真软件，这样能让读者更直观的了解计数器电路的工作原理及组成结构。对数字电子技术课程中计数器有新的认识。对Hspice软件使用进一步的掌握。二．设计原理计数是一种最简单基本的运算，计数器就是实现这种运算的逻辑电路，计数器在数字系统中主要是对脉冲的个数进行计数，以实现测量、计数和控制的功能，同时兼有分频功能，计数器是由基本的计数单元和一些控制门所组成，计数单元则由一系列具有存储信息功能的各类触发器构成，这些触发器有RS触发器、T触发器、D触发器及JK触发器等。计数器在数字系统中应用广泛，如在电子计算机的控制器中对指令地址进行计数，以便顺序取出下一条指令，在运算器中作乘法、除法运算时记下加法、减法次数，又如在数字仪器中对脉冲的计数等等。计数器的种类很多，按时钟脉冲输入方式的不同，可分为同步计数器和异步计数器；按进位体制的不同，可分为二进制计数器和非二进制计数器；按计数过程中数字增减趋势的不同，可分为加计数器、减计数器和可逆计数器。

二进制异步减计数器 (1)n位二进制异步计数器由n个处于计数工作状态(对于D 触发器，使Di=Qin；对于JK 触发器,使Ji=Ki=1) 的触发器组成。各触发器之间的连接方式由加、减计数方式及触发器的触发方式决定。对于加计数器,若用上升沿触发的触发器组成，则应将低位触发器的Q 端与相邻高一位触发器的时钟脉冲输入端相连（即进位信号应从触发器的Q 端引出）；若用下降沿触发的触发器组成,则应将低位触发器的Q 端与相邻高一位触发器的时钟脉冲输入端连接。对于减计数器，各触发器的连接方式则相反。 (2)在二进制异步计数器中，高位触发器的状态翻转必须在低一位触发器产生进位信号（加计数）或借位信号（减计数）之后才能实现。故又称这种类型的计数器为串行计数器。也正因为如此，异步计数器的工作速度较低。二进制同步计数器为了提高计数速度，可采用同步计数器，其特点是，计数脉冲同时接于各位触发器的时钟脉冲输入端，当计数脉冲到来时，各触发器同时被触发,应该翻转的触发器是同时翻转的，没有各级延迟时间的积累问题。同步计数器也可称为并行计数器。二进制同步加计数器各位触发器的时钟脉冲输入端接同一计数脉冲CP ，各触发器的驱动方程分别为J0=K0=1、J1=K1=Q0、J2=K2=Q0Q1、J3=K3=Q0Q1Q2 。在同步计数器中，由于计数脉冲CP 同时作用于各个触发器，所

光子计数器原理

光子计数器原理现代光测量技术已步入极微弱发光分析时代。在诸如生物微弱发光分析、化学发光分析、发光免疫分析等领域中，辐射光强度极其微弱，要求对所辐射的光子数进行计数检测。对于一个具有一定光强的光源，若用光电倍增管接收它的光强，如果光源的输出功率及其微弱，相当于每秒钟光源在光电倍增管接收方向发射数百个光子的程度，那么，光电倍增管输出就呈现一系列分立的尖脉冲，脉冲的平均速率与光强成正比，在一定的时间内对光脉冲计数，便可检测到光子流的强度，这种测量光强的方法称为光子计数。光子计数器是主要由光电倍增管、电源、放大系统、光源组成。 1．电倍增管的工作原理光电倍增管是一个由光阴极、阳极和多个倍增极(亦称打拿极)构成的特殊电子管。它的前窗对工作在可见光区及近紫外区的用紫外玻璃：而在远紫外区则必须使用石英。 (1)光阴极：光阴极的作用是将光信号转变成电信号，当外来光子照射光阴极时，光阴极便可以产生光电子。产生电子的多少与照射光的波长及强度有关。当照射光的波长一定时，光阴极产生光电流的强度正比于照射光的强度，这是光电倍增管测定光强度的基础。各种不同的光电倍增管具有不同的光谱灵敏度。目前很少用单一元素制作光阴极，常用的有AgOCs、Cs3Sb、BiAgOCs、Na2KSb、K2CsSb等由多元素组成的光阴极材料。 (2)倍增极：倍增极也称打拿极，所用的材料与阴极相同。倍增极的作用实质上是放大电流，即在受到前一级发出的电子的打击后能放出更多的次级电子。普通光电倍增管中倍增极的数目，一般为11个，有的可达到20个。倍增极数目越大，倍增极间的电位降越大，PMT的放大作用越强。

(3)阳极：大部分由金属网做成，置于最后一级打拿级附近，其作用是接受最后一个倍增极发出的电子。但接受后，不象倍增极那样再射出电子，而是通导线以电流的形式输出。光电倍增管的工作原理如图1所示，在光电倍增管的阴极和阳极间加一高电压，且阳极接地，阴极接在高压电源的负端。另外，在阳极和阴极之间串接一定数目的固定电阻，这样在每个倍增级上都产生一定的电位降(一般为50V到90V)，使阴极最负(图中假定为·400V)，每一倍增极-300V，顺次增高，至阳极时为 Jf0”V。当一束光线照射阴极时，假设产生一个光电子，这个光电子在电场的作用下，向第一倍增极射去。由于第一倍增极的电位比光阴极要正100V，所以电子在此期间会被加速。当其撞击第一倍增极时，会溅射出数目更多的二次电子(图中假定为2个)。依此类推，电子数目越来越多。目前，一般光电倍增管的电子数总增益G约为106，有的甚至高达108～101~，由于其放大作用很强，所以适用于微弱光信号的测量。这里 G=dN (1) 式中d是每一个入射光电子能打出的二次电子的平均数，叫做二次发射系数。此二次发射系数与倍增级材料及倍增极间的电位降有关，式中n为倍增极的数目。

采用74LS192设计的4、7进制计数器

《电子设计基础》课程报告设计题目：4/7进制计数器设计学生班级：通信0902 学生学号：20095972 学生姓名：指导教师：时间：2011. 6．24 西南科技大学信息工程学院

一.设计题目及要求 1、题目：4/7进制计数器设计：采用74LS192（40192）。 2、要求：a、数码管显示状态。 b、用开关切换两种进制。 c、计数脉冲由外部提供。二.题目分析与方案选择由题目及其要求分析可知，首先要使用74LS192或40192设计一个4进制计数器和一个7进制计数器，然后通过数码管来显示状态。两种进制间的切换可以通过一个单刀双掷开关来实现。其重点和难点在于设计一个4进制计数器和一个7进制计数器。通过分析74LS192和40192的特点，发现可以使用清零法来设计一个4进制计数器，而7进制则不能直接通过置数或者清零获得。因此我选择采用置数法将74LS192或40192设计的从0到7的8进制计数器改装为从1到7的计数器，然后再通过一个减法器使从1到7的计数器变为从0到6的7进制计数器。而减法器可以使用集成加法器和四个异或门来实现。三.主要元器件介绍在本课程设计中，主要用到了74LS192计数器、7447译码器、74LS00与非门、7408与门、74LS136异或门、74283加法器、七段数码显示器和一个单刀双掷开关等元器件。一、十进制同步可逆计数器74LS192 功能如下： 1.异步清零。74LS192的输入端异步清零信号CR，高电平有效。仅当CR=1时，计数器输出清零，与其他控制状态无关。 2.异步置数控制。LD非为异步置数控制端，低电平有效。当CR=0,LD 非=0时，D1D2D3D4被置数,不受CP控制。 3.加法计数器，当CR和LD非均无有效输入时，即当CR=0、LD非=1,而减数计数器输入端CPd为高电平，计数脉冲从加法计数端CPu输入时，进行加法计数；当CPd和CPu条件互换时，则进行减法计数。 4.保持。当CR=0、LD非=1（无有效输入），且当CRd=CPu=1时，计数器处于保持状态。 5.进行加计数，并在Q3、Q0均为1、CPu=0时，即在计数状态为1001时，给出一进位信号。进行减计数，当Q3Q2Q1Q0=0000，且CPd=0时，BO非给出一错位信号。这就是十进制的技术规律。在设计过程中，我主要利用74LS192的计数功能，通过置数法和清零法将其改造为一个4进制计数器和一个7进制计数器。