半导体封装行业研究报告

国内封测厂一览表

国内封测厂一览表类型地点封测厂名备注外商上海市英特尔（Intel）英特尔独资外商上海市安可（AmKor）安可独资外商上海市金朋（ChipPAC）星科金朋（STATSChippac） (原为现代电子) 外商上海市新加坡联合科技（UTAC）联合科技独资外商江苏省苏州市飞利浦（Philips）飞利浦独资外商江苏省苏州市三星电子（Samsung）三星电子独资外商江苏省苏州市超微（AMD） Spansion 专做FLASH内存 (原为超微独资) 外商江苏省苏州市国家半导体（National Semiconductor）国家半导体独资外商江苏省无锡市无锡开益禧半导体（KEC）韩国公司独资外商江苏省无锡市东芝半导体（Toshiba） 1994年东芝与华晶电子合资，2002年4月收购成为旗下半导体公司，原名为华芝半导体公司外商天津市摩托罗拉（Motorola） Freescale (原为摩托罗拉独资) 外商天津市通用半导体（General Semiconductor） General独资外商广东省深圳市三洋半导体（蛇口）曰本三洋独资外商广东省东莞市 ASAT ASAT LIMITED（英国）独资外商广东省东莞市清溪三清半导体三洋半导体（香港）外商江苏省苏州市快捷半导体（Fairchild）合资上海市上海新康电子上海新泰新技术公司与美国siliconix公司合资合资上海市松下半导体（Matsushita）曰本松下、松下中国及上海仪电控股各出资59%、25%、16%成立合资上海市上海纪元微科微电子（原阿法泰克电子）泰国阿法泰克公司占51%，上海仪电控股占45%，美国微芯片公司占4%。

晶圆封装测试工序和半导体制造工艺流程

A.晶圆封装测试工序一、 IC检测 1. 缺陷检查Defect Inspection 2. DR-SEM(Defect Review Scanning Electron Microscopy) 用来检测出晶圆上是否有瑕疵，主要是微尘粒子、刮痕、残留物等问题。此外，对已印有电路图案的图案晶圆成品而言，则需要进行深次微米范围之瑕疵检测。一般来说，图案晶圆检测系统系以白光或雷射光来照射晶圆表面。再由一或多组侦测器接收自晶圆表面绕射出来的光线，并将该影像交由高功能软件进行底层图案消除，以辨识并发现瑕疵。 3. CD-SEM(Critical Dimensioin Measurement) 对蚀刻后的图案作精确的尺寸检测。二、 IC封装 1. 构装（Packaging） IC构装依使用材料可分为陶瓷（ceramic）及塑胶（plastic）两种，而目前商业应用上则以塑胶构装为主。以塑胶构装中打线接合为例，其步骤依序为晶片切割（die saw）、黏晶（die mount / die bond）、焊线（wire bond）、封胶（mold）、剪切/成形（trim / form）、印字（mark）、电镀（plating）及检验（inspection）等。 (1) 晶片切割（die saw）晶片切割之目的为将前制程加工完成之晶圆上一颗颗之晶粒（die）切割分离。举例来说：以0.2微米制程技术生产，每片八寸晶圆上可制作近六百颗以上的64M微量。欲进行晶片切割，首先必须进行晶圆黏片，而后再送至晶片切割机上进行切割。切割完后之晶粒井然有序排列于胶带上，而框架的支撐避免了胶带的皱褶与晶粒之相互碰撞。 (2) 黏晶（die mount / die bond）黏晶之目的乃将一颗颗之晶粒置于导线架上并以银胶（epoxy）粘着固定。黏晶完成后之导线架则经由传输设备送至弹匣（magazine）内，以送至下一制程进行焊线。 (3) 焊线（wire bond） IC构装制程（Packaging）则是利用塑胶或陶瓷包装晶粒与配线以成集成电路（Integrated Circuit；简称IC），此制程的目的是为了制造出所生产的电路的保护层，避免电路受到机械性刮伤或是高温破坏。最后整个集成电路的周围会向外拉出脚架（Pin），称之为打线，作为与外界电路板连接之用。

半导体封装测试企业名单

1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 申报企业名称武汉新芯集成电路制造有限公司上海集成电路研发中心有限公司无锡华润微电子有限公司中国电子科技集团公司第五十五研究所华越微电子有限公司中国电子科技集团公司第五十八研究所珠海南科集成电子有限公司江苏东光微电子股份有限公司无锡中微晶园电子有限公司无锡华普微电子有限公司日银IMP微电子有限公司中电华清微电子工程中心有限公司中纬积体电路（宁波）有限公司深圳方正微电子有限公司北京华润上华半导体有限公司福建福顺微电子有限公司北京半导体器件五厂贵州振华风光半导体有限公司企业类别芯片制造芯片制造芯片制造芯片制造芯片制造芯片制造芯片制造芯片制造芯片制造芯片制造芯片制造芯片制造芯片制造芯片制造芯片制造芯片制造芯片制造芯片制造

21 22 23 24 25 26 27 28 29 30 31 32 33 34 35 36 37 38 39 40 41 42 常州市华诚常半微电子有限公司锦州七七七微电子有限责任公司北京燕东微电子有限公司河南新乡华丹电子有限责任公司西安微电子技术研究所长沙韶光微电子总公司威讯联合半导体（北京）有限公司英特尔产品（上海）有限公司上海松下半导体有限公司南通富士通微电子股份有限公司瑞萨半导体（北京）有限公司江苏长电科技股份有限公司勤益电子（上海）有限公司瑞萨半导体（苏州）有限公司日月光半导体（上海）有限公司星科金朋（上海）有限公司威宇科技测试封装有限公司安靠封装测试（上海）有限公司上海凯虹电子有限公司天水华天科技股份有限公司飞索半导体（中国）有限公司无锡华润安盛科技有限公司芯片制造芯片制造芯片制造芯片制造芯片制造芯片制造封装封装封装封装封装封装封装封装封装封装封装封装封装封装封装封装

半导体封装公司一览

目前国内大中型半导体企业一览！我国具有规模的封测厂列表半导体,芯片,集成电路,设计,版图,芯片,制造,工艺,制程,封装, 测,wafer,chip,ic,design,eda,process,layout,package,FA,QA,diffusion,etch,photo,i mplant,metal,cmp,lithography,fab,fables 类型地点封测厂名外商上海市英特尔（Intel）英特尔独资外商上海市安可（AmKor）安可独资外商上海市金朋（ChipPAC）星科金朋（STATSChippac） (原为现代电子) 外商上海市新加坡联合科技（UTAC）联合科技独资外商江苏省苏州市飞利浦（Philips）飞利浦独资外商江苏省苏州市三星电子（Samsung）三星电子独资外商江苏省苏州市超微（AMD） Spansion 专做FLASH内存 (原为超微独资) 外商江苏省苏州市国家半导体（National Semiconductor）国家半导体独资外商江苏省苏州市快捷半导体（Fairchild）外商江苏省无锡市无锡开益禧半导体（KEC）韩国公司独资外商江苏省无锡市东芝半导体（Toshiba） 1994年东芝与华晶电子合资，2002年4月收购成为旗下半导体公司，原名为华芝半导体公司外商天津市摩托罗拉（Motorola） Freescale (原为摩托罗拉独资) 外商天津市通用半导体（General Semiconductor） General独资外商广东省深圳市三洋半导体（蛇口）曰本三洋独资外商广东省深圳市 ASAT ASAT LIMITED（英国）独资外商广东省东莞市清溪三清半导体三洋半导体（香港）合资上海市上海新康电子上海新泰新技术公司与美国siliconix公司合资合资上海市松下半导体（Matsushita）曰本松下、松下中国及上海仪电控股各出资59%、25%、16%成立合资上海市上海纪元微科微电子（原阿法泰克电子）泰国阿法泰克公司占51%，上海仪电控股占45%，美国微芯片公司占4%。合资江苏省苏州市曰立半导体（Hitachi）曰立集团与新加坡经济发展厅合资合资江苏省苏州市英飞凌（Infineon）英飞凌与中新苏州产业园区创业投资有限公司合资合资江苏省无锡市矽格电子矽格电子与华晶上华合资合资江苏省南通市南通富士通微电子南通华达微电子与富士通合资合资北京市三菱四通电子曰本三菱与四通集团合资合资广东省深圳市深圳赛意法电子深圳赛格高技术投资股份有限公司与意法半导体合资

半导体封装企业名单

电子第47所成都亚红电子公司汕头华汕电子器件有限公司上海长丰智能卡公司江门市华凯科技有限公司广州半导体器件厂北京宇翔电子有限公司北京飞宇微电子有限责任公司深圳市商岳电子有限公司绍兴力响微电子有限公司上海永华电子有限公司上海松下半导体有限公司深圳深爱半导体有限公司广东粤晶高科股份有限公司江苏泰兴市晶体管厂无锡KEC半导体有限公司捷敏电子（上海）有限公司星球电子有限公司强茂电子(无锡)有限公司万立电子(无锡)有限公司江苏扬州晶来半导体集团

晶辉电子有限公司济南晶恒有限责任公司（济南半导体总厂）无锡市无线电元件四厂北京半导体器件五厂吴江巨丰电子有限公司苏州半导体总厂有限公司快捷半导体(苏州)有限公司无锡红光微电子有限公司福建闽航电子公司电子第55所山东诸城电子封装厂武汉钧陵微电子封装外壳有限责任公司山东海阳无线电元件厂北京京东方半导体有限公司电子第44所电子第40所宁波康强电子有限公司浙江华科电子有限公司无锡市东川电子配件厂厦门永红电子公司

晶圆封装测试工序和半导体制造工艺流程0001

盛年不重来，一日难再晨。及时宜自勉，岁月不待人盛年不重来，一日难再晨。及时宜自勉，岁月不待人 A.晶圆封装测试工序一、IC检测 1. 缺陷检查Defect Inspection 2. DR-SEM(Defect Review Scanning Electro n Microscopy) 用来检测出晶圆上是否有瑕疵，主要是微尘粒子、刮痕、残留物等问题。此外，对已印有电路图案的图案晶圆成品而言，则需要进行深次微米范围之瑕疵检测。一般来说，图案晶圆检测系统系以白光或雷射光来照射晶圆表面。再由一或多组侦测器接收自晶圆表面绕射出来的光线，并将该影像交由高功能软件进行底层图案消除，以辨识并发现瑕疵。 3. CD-SEM(Critical Dime nsioi n Measureme nt) 对蚀刻后的图案作精确的尺寸检测。二、IC封装 1. 构装(Packaging) IC构装依使用材料可分为陶瓷(ceramic )及塑胶(plastic )两种，而目前商业应用上则以塑胶构装为主。以塑胶构装中打线接合为例，其步骤依序为晶片切割( die saw)、黏晶(die mount / die bond)、焊线(wire bon d)、圭寸胶(mold )、剪切/ 成形(trim / form )、印字(mark )、电镀(plating )及检验(inspection )等。 (1) 晶片切割(die saw ) 晶片切割之目的为将前制程加工完成之晶圆上一颗颗之晶粒(die )切割分离。举例来说：以 0.2微米制程技术生产，每片八寸晶圆上可制作近六百颗以上的64M微量。欲进行晶片切割，首先必须进行晶圆黏片，而后再送至晶片切割机上进行切割。切割完后之晶粒井然有序排列于胶带上，而框架的支撐避免了胶带的皱褶与晶粒之相互碰撞。 (2) 黏晶(die mou nt / die bo nd ) 黏晶之目的乃将一颗颗之晶粒置于导线架上并以银胶(epoxy)粘着固定。黏晶完成后之导线架则经由传输设备送至弹匣( magazi ne )内，以送至下一制程进行焊线。 ⑶焊线(wire bond ) IC构装制程(Packaging )则是利用塑胶或陶瓷包装晶粒与配线以成集成电路( Integrated Circuit ;简称IC)，此制程的目的是为了制造出所生产的电路的保护层，避免电路受到机械

1-3 半导体封装件的可靠性评价方法

半导体封装件的可靠性评价方法 Lunasus 科技公司，佐土原宽 Lunasus 科技公司细川丰本章将依据半导体封装件可靠性评价的基本考虑方法，以故障机理为基础的实验条件介绍，并根据韦布图来解说可靠性试验下的（产品）寿命推导方法。封装件开发及材料变化过程中的可靠性评价方法为实现半导体封装件功能和电气特性的提高，在推动多引脚化的同时，也要发展高密度封装化下的小型、薄型化。最近，搭载多个芯片的SiP（System in Package，系统级封装）和芯片尺寸（与封装尺寸）非常相近的CSP（Chip Size Package，芯片级封装）已开始量产，封装件的构造多种多样。另外，为达成封装件低成本化和环保的要求，采用规格更高的封装件材料的开发正在活跃起来。但封装件构造的复杂化和新型材料的使用不能对制造品质和可靠性造成影响。这里将对新型封装件的开发和材料改变下的可靠性评价方法进行解说。最近的半导体封装件多数属于树脂灌封型，对半导体单体的可靠性评价包括，高温保存（或动作）实验，耐湿性实验以及温度循环实验。另外，对于有可能要进行表面装配的高密度封装器型，需考虑焊接装配过程中的热应力情况，因此焊锡耐热性实验也是不可缺少的。这些可靠性试验，是对半导体封装件在实际使用过程中所预想发生的各种故障进行短时间评价的加速性实验方法。接下来需要先确定半导

体所发生的各种故障的主要加速原因是什么后才能进行实验。例如，对于树脂封装件来讲，湿度（水分）是造成硅芯片上金属线路受到腐蚀（图1）的主要原因之一，而温度可以加快水分浸入封装件内的速度，所以高温、高湿下的实验才有效果。与此同时，在电压也是故障主因的场合，有必要进行高温、高湿下的通电实验。如上所述，对于封装件相关的各种故障，通过对机理的解析，找出加速实验的主要因子，设定合适的可靠性实验条件，这些就是可靠性评价的基础。针对封装件构造的可靠性试验正如开头所述，为实现封装件的高功能、高密度化，封装件的外观形状的主流是QFP（Quad Flat Package，四面扁平封装）和BGA（Ball

晶圆封装测试工序和半导体制造工艺流程

0.2微米制程技术生产，每片八寸晶圆上可制作近六百颗以上的64M微量。欲进行晶片切割，首先必须进行晶圆黏片，而后再送至晶片切割机上进行切割。切割完后之晶粒井然有序排列于胶带上，而框架的支撐避免了胶带的皱褶与晶粒之相互碰撞。 (2) 黏晶（die mount / die bond）黏晶之目的乃将一颗颗之晶粒置于导线架上并以银胶（epoxy）粘着固定。黏晶完成后之导线架则经由传输设备送至弹匣（magazine）内，以送至下一制程进行焊线。 (3) 焊线（wire bond） IC构装制程（Packaging）则是利用塑胶或陶瓷包装晶粒与配线以成集成电路（Integrated Circuit；简称IC），此制程的目的是为了制造出所生产的电路的保护层，避免电路受到机械性刮伤或是高温破坏。最后整个集成电路的周围会向外拉出脚架（Pin），称之为打线，作为与外界电路板连接之用。 (4) 封胶（mold）封胶之主要目的为防止湿气由外部侵入、以机械方式支持导线、內部产生热量之去除及提供能够手持之形体。其过程为将导线架置于框架上并预热，再将框架置于压模机上的构装模上，再以树脂充填并待硬化。 (5) 剪切/成形（trim / form）剪切之目的为将导线架上构装完成之晶粒独立分开，并把不需要的连接用材料及部份凸出之树脂切除（dejunk）。成形之目的则是将外引脚压成各种预先设计好之形状，以便于装置于

半导体封装方式

半导体封装简介: 半导体生产流程由晶圆制造、晶圆测试、芯片封装和封装后测试组成。塑封之后，还要进行一系列操作，如后固化（Post Mold Cure）、切筋和成型（Trim&Form）、电镀（Plating）以及打印等工艺。典型的封装工艺流程为：划片装片键合塑封去飞边电镀打印切筋和成型外观检查成品测试包装出货。一、DIP双列直插式封装 1. 适合在PCB(印刷电路板)上穿孔焊接，操作方便。 2. 芯片面积与封装面积之间的比值较大，故体积也较大。二、QFP塑料方型扁平式封装和PFP塑料扁平组件式封装 QFP封装的芯片引脚之间距离很小，管脚很细，一般大规模或超大型集成电路都采用这种封装形式，其引脚数一般在100个以上。用这种形式封装的芯片必须采用SMD（表面安装设备技术）将芯片与主板焊接起来。采用SMD安装的芯片不必在主板上打孔，一般在主板表面上有设计好的相应管脚的焊点。将芯片各脚对准相应的焊点，即可实现与主板的焊接。用这种方法焊上去的芯片，如果不用专用工具是很难拆卸下来的。 PFP（Plastic Flat Package）方式封装的芯片与QFP方式基本相同。唯一的区别是QFP一般为正方形，而PFP既可以是正方形，也可以是长方形。 QFP/PFP封装具有以下特点： 1.适用于SMD表面安装技术在PCB电路板上安装布线。 2.适合高频使用。 3.操作方便，可靠性高。 4.芯片面积与封装面积之间的比值较小。三、PGA插针网格阵列封装一种名为ZIF的CPU插座，专门用来满足PGA封装的CPU在安装和拆卸上的要求。ZIF(Zero Insertion Force Socket)是指零插拔力的插座。 1. 插拔操作更方便，可靠性高。 2. 可适应更高的频率。

半导体封装技术大全

半导体封装技术大全 1、BGA(ball grid array) 球形触点陈列，表面贴装型封装之一。在印刷基板的背面按陈列方式制作出球形凸点用以代替引脚，在印刷基板的正面装配LSI 芯片，然后用模压树脂或灌封方法进行密封。也称为凸点陈列载体(PAC)。引脚可超过200，是多引脚LSI 用的一种封装。封装本体也可做得比QFP(四侧引脚扁平封装)小。例如，引脚中心距为1.5mm 的360 引脚BGA仅为31mm 见方；而引脚中心距为0.5mm 的30 4 引脚QFP 为40mm 见方。而且BGA不用担心QFP 那样的引脚变形问题。该封装是美国Motorola 公司开发的，首先在便携式电话等设备中被采用，今后在美国有可能在个人计算机中普及。最初，BGA的引脚(凸点)中心距为1.5mm，引脚数为225。现在也有一些LSI 厂家正在开发500 引脚的BGA。BGA的问题是回流焊后的外观检查。现在尚不清楚是否有效的外观检查方法。有的认为，由于焊接的中心距较大，连接可以看作是稳定的，只能通过功能检查来处理。美国Motorola 公司把用模压树脂密封的封装称为OMPAC，而把灌封方法密封的封装称为 GPAC(见OMPAC 和GPAC)。 2、BQFP(quad flat package with bumper) 带缓冲垫的四侧引脚扁平封装。QFP 封装之一，在封装本体的四个角设置突起(缓冲垫) 以防止在运送过程中引脚发生弯曲变形。美国半导体厂家主要在微处理器和ASIC 等电路中采用此封装。引脚中心距0.635mm，引脚数从84 到196 左右(见QFP)。 3、碰焊PGA(butt joint pin grid array) 表面贴装型PGA 的别称(见表面贴装型PGA)。 4、C－(ceramic) 表示陶瓷封装的记号。例如，CDIP 表示的是陶瓷DIP。是在实际中经常使用的记号。 5、Cerdip 用玻璃密封的陶瓷双列直插式封装，用于ECL RAM，DSP(数字信号处理器)等电路。带有玻璃窗口的Cerdip 用于紫外线擦除型EP ROM 以及内部带有EPROM 的微机电路等。引脚中心距2.54mm，引脚数从8 到42。在日本，此封装表示为DIP－G(G 即玻璃密封的意思)。 6、Cerquad 表面贴装型封装之一，即用下密封的陶瓷QFP，用于封装DSP 等的逻辑LSI 电路。带有窗口的Cerquad 用于封装EPROM 电路。散热性比塑料QFP 好，在自然空冷条件下可容许1. 5～ 2W 的功率。但封装成本比塑料QFP 高3～5 倍。引脚中心距有1.27mm、0.8m m、0.65mm、 0.5mm、 0.4mm 等多种规格。引脚数从32 到368。 7、CLCC(ceramic leaded chip carrier) 带引脚的陶瓷芯片载体，表面贴装型封装之一，引脚从封装的四个侧面引出，呈丁字形。带有窗口的用于封装紫外线擦除型EPRO M 以及带有EPROM 的微机电路等。此封装也称为 QFJ、QFJ－G(见QFJ)。 8、COB(chip on board) 板上芯片封装，是裸芯片贴装技术之一，半导体芯片交接贴装在印刷线路板上，芯片与基板的电气连接用引线缝合方法实现，芯片与基板的电气连接用引线缝合方法实现，并用树脂覆盖以确保可靠性。虽然COB 是最简单的裸芯片贴装技术，但它的封装密度远不如TAB 和倒片焊技术。 9、DFP(dual flat package) 双侧引脚扁平封装。是SOP 的别称(见SOP)。以前曾有此称法，现在已基本上不用。 10、DIC(dual in-line ceramic package) 陶瓷DIP(含玻璃密封)的别称(见DIP). 11、DIL(dual in-line) DIP 的别称(见DIP)。欧洲半导体厂家多用此名称。 12、DIP(dual in-line package) 双列直插式封装。插装型封装之一，引脚从封装两侧引出，封装材料有塑料和陶瓷两种。 DIP 是最普及的插装型封装，应用范围包括标准逻辑IC，存贮器LSI，微机电路等。引脚中心距2.54mm，引脚数从6 到64。封装宽度通常为15.2mm。有的把宽度为7.52m m 和10.16mm 的封装分别称为skinny DIP 和slim DIP(窄体型DIP)。但多数情况下并不加区分，只简单地统称为DIP。另外，用低熔点玻璃密封的陶瓷DIP 也称为cerdip(见cerdip)。 13、DSO(dual small out-lint) 双侧引脚小外形封装。SOP 的别称(见SOP)。部分半导体厂家采用此名称。 14、DICP(dual tape carrier package) 双侧引脚带载封装。TCP(带载封装)之一。引脚制作在绝缘带上并从封装两侧引出。由于利用的是TAB(自动带载焊接)技术，封装外形非常薄。常用于液晶显示驱动LSI，但多数为定制品。另外，0.5mm 厚的存储器LSI 簿形封装正处于开发阶段。在日本，按照E

半导体封装过程wire bond 中 wire loop 的研究及其优化

南京师范大学电气与自动化科学学院毕业设计（论文）半导体封装过程wire bond中wire loop的研究及其优化专业机电一体化班级学号22010439 学生姓名刘晶炎单位指导教师储焱学校指导教师张朝晖评阅教师 2005年5月30日

摘要在半导体封装过程中，IC芯片与外部电路的连接一段使用金线（金线的直径非常小0.8--2.0 mils）来完成，金线wire bond过程中可以通过控制不同的参数来形成不同的loop形状，除了金线自身的物理强度特性外，不同的loop形状对外力的抵抗能力有差异，而对于wire bond来说，我们希望有一种或几种loop形状的抵抗外力性能出色，这样，不仅在半导体封装的前道，在半导体封装的后道也能提高mold过后的良品率，即有效地抑制wire sweeping, wire open.以及由wire sweeping引起的bond short.因此，我们提出对wire loop的形状进行研究，以期得到一个能够提高wire抗外力能力的途径。对于wire loop形状的研究，可以解决：（1）金线neck broken的改善。（2）BPT数值的升高。（3）抗mold过程中EMC的冲击力加强。（4）搬运过程中抗冲击力的加强。关键词：半导体封装，金线，引线焊接,线型。

Abstract During the process of the semiconductor assembly, we use the Au wire to connect the peripheral circuit from the IC. (The diameter of the Au wire is very small .Usually, it’s about 0.8mil~2mil.) And during the Au wire bonding, we can get different loop types from control the different parameters. Besides the physics characteristic of the Au wire, the loop types can also affect the repellence under the outside force. For the process of the wire bond, we hope there are some good loop types so that improve the repellence under the outside force. According to this, it can improve the good device ratio after molding. It not only reduces the wire sweeping and the wire open of Au wires but also avoid the bond short cause by the wire sweeping. Therefore, we do the disquisition about the loop type for getting the way to improve the repellence under outside forces. This disquisition can solve the problem about: (1)Improve the neck broken of Au wire. (2)Heighten the BST data. (3)Enhance the resist force to EMC during the molding process. (4)Decrease the possibility of device broken when it be moved. Keyword: the semiconductor assembly, Au wire, wire bond, wire loop.

晶圆封装测试工序和半导体制造工艺流程

晶圆封装测试工序和半导体制造工艺流程 A.晶圆封装测试工序一、 IC检测 1. 缺陷检查Defect Inspection 2. DR-SEM(Defect Review Scanning Electron Microscopy) 用来检测出晶圆上是否有瑕疵，主要是微尘粒子、刮痕、残留物等问题。此外，对已印有电路图案的图案晶圆成品而言，则需要进行深次微米范围之瑕疵检测。一般来说，图案晶圆检测系统系以白光或雷射光来照射晶圆表面。再由一或多组侦测器接收自晶圆表面绕射出来的光线，并将该影像交由高功能软件进行底层图案消除，以辨识并发现瑕疵。 3. CD-SEM(Critical Dimensioin Measurement) 对蚀刻后的图案作精确的尺寸检测。二、 IC封装 1. 构装(Packaging) IC构装依使用材料可分为陶瓷(ceramic)及塑胶(plastic)两种，而目前商业应用上则以塑胶构装为主。以塑胶构装中打线接合为例，其步骤依序为晶片切割(die saw)、黏晶(die mount / die bond)、焊线(wire bond)、封胶(mold)、剪切/成形(trim / form)、印字(mark)、电镀(plating)及检验(inspection)等。 (1) 晶片切割(die saw) 晶片切割之目的为将前制程加工完成之晶圆上一颗颗之晶粒(die)切割分离。举例来说:以0.2微米制程技术生产，每片八寸晶圆上可制作近六百颗以上的64M 微量。

欲进行晶片切割，首先必须进行晶圆黏片，而后再送至晶片切割机上进行切割。切割完后之晶粒井然有序排列于胶带上，而框架的支撐避免了胶带的皱褶与晶粒之相互碰撞。 (2) 黏晶(die mount / die bond) 黏晶之目的乃将一颗颗之晶粒置于导线架上并以银胶(epoxy)粘着固定。黏晶完成后之导线架则经由传输设备送至弹匣(magazine)内，以送至下一制程进行焊线。 (3) 焊线(wire bond) IC构装制程(Packaging)则是利用塑胶或陶瓷包装晶粒与配线以成集成电路(Integrated Circuit;简称IC)，此制程的目的是为了制造出所生产的电路的保护层，避免电路受到机械性刮伤或是高温破坏。最后整个集成电路的周围会向外拉出脚架(Pin)，称之为打线，作为与外界电路板连接之用。 (4) 封胶(mold) 封胶之主要目的为防止湿气由外部侵入、以机械方式支持导线、內部产生热量之去除及提供能够手持之形体。其过程为将导线架置于框架上并预热，再将框架置于压模机上的构装模上，再以树脂充填并待硬化。 (5) 剪切/成形(trim / form) 剪切之目的为将导线架上构装完成之晶粒独立分开，并把不需要的连接用材料及部份凸出之树脂切除(dejunk)。成形之目的则是将外引脚压成各种预先设计好之形状，以便于装置于电路板上使用。剪切与成形主要由一部冲压机配上多套不同制程之模具，加上进料及出料机构所組成。 (6) 印字(mark)及电镀(plating) 印字乃将字体印于构装完的胶体之上，其目的在于注明商品之规格及制造者等资讯。

电子半导体行业封装测试技术分析报告

广州创亚企业管理顾问有限公司电子半导体行业封装测试技术分析报告

半导体封装测试是指将通过测试的晶圆按照产品型号及功能需求加工得到独立芯片的过程。包含对芯片的支撑与机械保护，电信号的互连与引出，电源的分配和热管理。半导体封装的作用包括贴膜、打磨、去膜再贴膜、切割、晶圆测试、芯片粘贴、烘焙、键合、检测、压膜、半导体封测主要流程电镀、引脚切割、成型、成品测试等。在于如何将芯片I/O接口电极连接到整个系统PCB板上，键合是关键环节即用导线将芯片封装的核心上的焊接点连接到封装外壳的焊接点上，外壳上的焊接点与PCB内导线相连，继而与其他零件建立电气连接。

测试工艺贯穿半导体设计、制造、封装与测试三大过程，是提高芯片制造水平的关键工序之一。广义的半导体测试包括前段及中后段的工艺检测。其中，前段的工艺检测偏重于从微观角度在线监测晶圆制造的微观结构是否符合工艺要求（例如几何尺寸与表面形貌的检测、成分结构分析和电学特性检测等），主要设备是高精度晶圆光学检测机（AOI）等。中后段的性能测试主要偏重于从芯片功能性的角度检测芯片的性能表现是否符合设计要求。半导体产业链中测试设备的应用

涉及中后道的性能测试，主要设备是测试机、分选机及探针台。测试机、分选机、探针台除了在晶圆制造、芯片封装及测试环节使用，在芯片设计的设计验证环节也有一定的应用。其中测试机是检测芯片功能和性能的专用设备，测试机对芯片施加输入信号，采集被检测芯片的输出信号与预期值进行比较，判断芯片在不同工作条件下功能和性能的有效性。分选机把芯片传送到指定测试位置，然后通过电缆接受测试机的控制，根据测试结果将完成测试的芯片分类放置。探针台主要用途是为晶圆上的芯片的电参数测试提供一个测试平台，探针台配合测量仪器可完成集成电路的电压、电流、电阻以及电容电压特性曲线等参数检测。

IC封装样品失效分析概述

IC封装样品失效分析概述 Angus 2011-12-05

IC封装样品失效分析 FA (Failure Analysis),失效分析不仅有助于提高产品可靠性，而且可以带来很高的经济效益，是IC生产中不可缺少的部分。按照分析目的或分析手段，FA可分为： PFA(Physical Failure Analysis), 是主要做物理、材料方面的失效分析EFA(Electrical Failure Analysis),是以电学测试为主的失效分析，

IC封装样品失效分析 Cu pad on substrate Pillar Bump 失效分析的目的：分析失效现象，确定失效原因，提出改善建议，提高产品可靠性如何做失效分析：先简单后复杂，先外后内，先无损后有损

IC封装样品失效分析 1.X-Ray (X射线检测) 2.C-SAM (超声波检测) 3.Microscope (显微镜检测) 4.SEM & EDX(扫描电镜及能谱检测） 5. Decapsulation(开帽检查） 6.Cross-Section (Polish&FIB) 7.EFA(EMMI, OBIRCH，InGaAs)

1.X-Ray (X射线检测) X射线是1895年由伦琴发现的，因此也叫伦琴射线。 X射线肉眼不可见，但可是照相底片感光，具有很强的穿透力。 X射线本质上是一种波长很短的电磁波，波长范围0.01~ 10nm,介于紫外线与γ射线之间。左图为X射线的产生原理图： 1.在阴极灯丝1与阳极4之间加直流高压(上万伏)， 2.灯丝产生大量热电子， 3.电子在高压电场作用下，冲击阳极上的靶材5， 4.靶材受电子激发产生X射线。灯丝的材质通常为钨，靶材的材质有Ti、Cu、Mo等

半导体封装企业名单

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封装FA分析教程

第二单元集成电路芯片封装可靠性知识—郭小伟（60学时）第一章、可靠性试验 1．可靠性试验常用术语试验名称英文简称常用试验条件备注温度循环 TCT （T/C ）－65℃~150℃, dwell15min, 100cycles 试验设备采用气冷的方式，此温度设置为设备的极限温度高压蒸煮 PCT 121℃，100RH., 2ATM,96hrs 此试验也称为高压蒸汽，英文也称为autoclave 热冲击 TST （T/S ）－65℃~150℃, dwell15min, 50cycles 此试验原理与温度循环相同，但温度转换速率更快，所以比温度循环更严酷。稳态湿热 THT 85℃,85%RH., 168hrs 此试验有时是需要加偏置电压的，一般为Vcb=0.7~0.8BVcbo,此时试验为THBT 。易焊性 solderability 235℃,2±0.5s 此试验为槽焊法，试验后为10~40倍的显微镜下看管脚的上锡面积。耐焊接热 SHT 260℃,10±1s 模拟焊接过程对产品的影响。电耐久 Burn in Vce=0.7Bvceo, Ic=P/Vce,168hrs 模拟产品的使用。（条件主要针对三极管）高温反偏 HTRB 125℃, Vcb=0.7~0.8BVcbo, 168hrs 主要对产品的PN 结进行考核。回流焊 IR reflow Peak temp.240℃ （225℃）只针对SMD 产品进行考核，且最多只能做三次。高温贮存 HTSL 150℃,168hrs 产品的高温寿命考核。超声波检测 SAT CSCAN,BSCAN,TSCAN 检测产品的内部离层、气泡、裂缝。但产品表面一定要平整。

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IC半导体封装测试流程第1章前言 1.1 半导体芯片封装的目的半导体芯片封装主要基于以下四个目的[10, 13]： ●防护 ●支撑 ●连接 ●可靠性图1-1 TSOP封装的剖面结构图 Figure 1-1 TSOP Package Cross-section 第一，保护：半导体芯片的生产车间都有非常严格的生产条件控制，恒定的温度（230±3℃）、恒定的湿度（50±10%）、严格的空气尘埃颗粒度控制（一般介于1K到10K）及严格的静电保护措施，裸露的装芯片只有在这种严格的环境控制下才不会失效。但是，我们所生活的周围环境完全不可能具备这种条件，低温可能会有-40℃、高温可能会有60℃、湿度可能达到100%，如果是汽车产品，其工作温度可能高达120℃以上，为了要保护芯片，所以我们需要封装。第二，支撑：支撑有两个作用，一是支撑芯片，将芯片固定好便于电路的连接，二是封装完成以后，形成一定的外形以支撑整个器件、使得整个器件不易损坏。第三，连接：连接的作用是将芯片的电极和外界的电路连通。

引脚用于和外界电路连通，金线则将引脚和芯片的电路连接起来。载片台用于承载芯片，环氧树脂粘合剂用于将芯片粘贴在载片台上，引脚用于支撑整个器件，而塑封体则起到固定及保护作用。第四，可靠性：任何封装都需要形成一定的可靠性，这是整个封装工艺中最重要的衡量指标。原始的芯片离开特定的生存环境后就会损毁，需要封装。芯片的工作寿命，主要决于对封装材料和封装工艺的选择。 1.2 半导体芯片封装技术的发展趋势 ● 封装尺寸变得越来越小、越来越薄 ● 引脚数变得越来越多 ● 芯片制造与封装工艺逐渐溶合 ● 焊盘大小、节距变得越来越小 ● 成本越来越低 ● 绿色、环保以下半导体封装技术的发展趋势图[2,3,4,11,12,13]：图1-2 半导体封装技术发展趋势 Figure 1-2 Assembly Technology Development Trend 小型化