EDA考试提问

1. verilog HDL语言进行电路设计的方法有哪几种？

自上而下的设计方法、自下而上的设计方法、综全设计的方法。

2.wire型变量的特点是？

wire连线型相当于组合逻辑电路中的各种连接线，其特点是输出的值紧随输入值的变化而变化，不能暂存。verilog HDL模块中的输入输出信号类型默认定义为wire型。程序模块中引用实例元件的输出信号变量以及用“assign”语句赋值的变量，一般地都定义为wire 型。

3. reg型变量的特点是？

reg类型定义的是一种能暂存数据的变量，对应的是具有状态保持作用的电路元件，如触发器、寄存器等。程序模块中需要在always过程语句中赋值的变量都须定义为reg型变量。reg型变量与wire型变量的根本区别就在于：reg型变量在定义时默认的初始值为不定值x，在设计时要求放在always过程语句内部通过过程赋值语句赋予明确的值。如果寄存器变量没有得到新的赋值，它将一直保持原有的值不变。

4.在编写verilog模块代码时，用到case语句时，为什么最好定义default项？

一个case语句中只能有一个default语句项。如果分支表达式值已将控制表达式的所有可能取值都一一列出的话，则default语句项可以省略不写。但由于每一个变量至少有4种取值0、1、z和x，所以一般不可能列出所有的可能取值。为了保证包含所有的取值，通常都在case语句的最后加上default语句。如果是用if条件语句建模的话，通常是在if 语句最后加上else语句将没有罗列出来的取值统统包含进来。

5.说明Mealy型状态机和Moore型状态机的不同之处。

Mealy型状态机的输出不仅与当前状态有关，而且还与输入信号有关。

Moore型状态机仅仅与当前状态有关，而与输入信号没有直接关系。

6.阻塞赋值与非阻塞赋值的赋值符号分别是什么？

用“=”作为阻塞式赋值语句的赋值符号，作“<=”作为非阻塞式赋值的赋值符号。

7.简要说明阻塞赋值与非阻塞赋值的区别。

如果在而一个块语句中含有多条阻塞赋值语句，当执行到某条赋值语句时，其它语句将禁止执行，而一个块语句中的多条非阻塞赋值语句可以并行执行。

8. 由连续赋值语句（assign）赋值的变量能否是reg型的？

连续赋值语句只能对线网型（wire）变量进行赋值，而不能对寄存器型变量（reg）进行赋值，一个线网型变量一旦被连续赋值语句赋值后，只要右端表达式任一操作数的值发生变化，就会立即触发对赋值变量的更新操作。

9. 过程赋值语句有何特点？

答：过程赋值语句只能用在过程赋值模块中，只能对寄存器类型的变量进行赋值。经过赋值后，变量的值将保持不变，直到另一条赋值语句对变量重新赋值为止。

10.常量、wire/reg型变量不说明位数时，默认为哪种情况？

常量不说明位数时，默认值是32位，数据类型不定；wire/reg不说明数据位数时，默认为1bit的数据宽度。

11.未对变量类型进行定义时，默认为哪种变量？

默认为wire变量。