七进制计数器原理图

74ls160构成n进制计数器应用

实验74ls160组成n进制计数器一、实验内容 1．掌握集成计数器的功能测试及应用 2．用异步清零端设计6进制计数器，显示选用数码管完成。二、演示电路 74LS160十进制计数器连线图如图1所示。图1 74LS160十进制计数器连线图 74161的功能表如表1所示。由表1可知，74161具有以下功能： ①异步清零当CR（CLR’）=0时，不管其他输入端的状态如何（包括时钟信号CP），计数器输出将被直接置零，称为异步清零。 ②同步并行预置数在CR=1的条件下，当LD(LOAD’)=0、且有时钟脉冲CP 的上升沿作用时，D0、D1、D2、D3输入端的数据将分别被Q0～Q3所接收。由于这个置数操作要与CP 上升沿同步，且D0、D1、D2、D3的数据同时置入计数器，所以称为同步并行置数。 ③保持在CR=LD=1的条件下,当EN T=EN P=0,即两个计数使能端中有0时,不管有无CP脉冲作用，计数器都将保持原有状态不变(停止计数)。需要说明的是，当EN P=0, EN T=1时，进位输出C也保持不变；而当ENT=0时，不管EN P状态如

何，进位输出RCO=0。 ④ 计数当CR =LD =EN P =EN T =1时，74161处于计数状态,电路从0000状态开始，连续输入16个计数脉冲后，电路将从1111状态返回到0000状态，R CO 端从高电平跳变至低电平。可以利用R CO 端输出的高电平或下降沿作为进位输出信号。连上十进制加法计数器160，电路如图1所示，给2管脚加矩形波，看数码管显示结果，并记录显示结果。三、用160和与非门组成6进制加法计数器-用异步清零端设计 74160从0000状态开始计数，当输入第6个CP 脉冲（上升沿）时，输出Q 3 Q 2 Q 1 Q 0＝0110，此时03Q Q CR ==0，反馈给CR 端一个清零信号，立即使Q 3 Q 2 Q 1 Q 0返回0000状态，接着,CR 端的清零信号也随之消失，74160重新从0000状态开始新的计数周期。反馈归零逻辑为代码中为1的Q 相与非。n n Q Q CR 12= 电路如图2所示，给2管脚加矩形波，看数码管显示结果，并记录显示结果。

60进制计数器课程设计报告

电子技术基础实验课程设计 60进制计数器

一、实验目的（一）掌握中规模集成计数器74LS161的引脚图和逻辑功能。（二）熟悉555集成定数器芯片的引脚图。（三）利用74LS161和555定时器构成60进制计数器。（四）在Multisim软件中仿真60进制计数器。二、实验容（一）集成计数器74LS161逻辑功能验证。（二）用555定时器构成多谐振荡器。（三）用两片74LS161和555定时器构成60进制计数器。三、集成计数器介绍（一）集成计数器74LS161管脚介绍 74LS161是4位二进制同步加法计时器。图1为它的管脚排列图，集成芯片74LS161的CLR是异步清零端（低电平有效），LOAD是异步预置数控制端（低电平有效）。CLK是时钟脉冲输入端，RCO是进位输出端，ENP、ENT是计数器使能端，高电平有效。A、B、C、D是数据输入端； QA、QB、QC、QD是数据输出端。

图1 74LS161管脚排列图（二）集成计数器74LS161功能介绍由表1可知，74LS161具有以下功能： 1．异步清零。当CLR=0时，无论其他各输入端的状态如何，计数器均被直接置“0”。 2．同步预置数。当CLR=1、LOAD=0且在CP上升沿作用时，计数器将ABCD同时置入QA、QB、QC、QD,使QA、QB、QC、QD=ABCD。 3．保持（禁止）。CLR=LOAD=1且ENP、ENT=0时，无论有无CP脉冲作用，计数器都将保持原有的状态不变（停止计数）。 4．计数。CLR=LOAD=ENP=ENT=1时，74LS161处于计数状态。表1 74LS161功能表

60进制计数器设计

《数字电子技术基础》课程设计任务书专业：16电气工程及其自动化班级：专升本二班学号：160732060 姓名：王冬指导教师：耿素军二零一六年十二月二十七日

目录 1、计数器的概述 (3) 2、六十进制计数器 (4) 2.1设计要求 (4) 2.2设计方案框架图 (4) 3、六十进制计数器设计描述 (5) 3.1设计的思路 (5) 3.2设计的实现 (7) 4、六十进制计数器的仿真设计与仿真的结果 (10) 4.1基本电路分析仿真设计 (11) 4.2 计数器电路的仿真的结果 (12) 5、心得体会 (13) 6、参考文献 (13)

1、计数器概述计数是一种最简单基本的运算，计数器就是实现这种运算的逻辑电路，计数器在数字系统中主要是对脉冲的个数进行计数，以实现测量、计数和控制的功能，同时兼有分频功能，计数器是由基本的计数单元和一些控制门所组成，计数单元则由一系列具有存储信息功能的各类触发器构成，这些触发器有RS触发器、T触发器、D触发器及JK触发器等。计数器在数字系统中应用广泛，如在电子计算机的控制器中对指令地址进行计数，以便顺序取出下一条指令，在运算器中作乘法、除法运算时记下加法、减法次数，又如在数字仪器中对脉冲的计数等等。在数字电子技术中应用的最多的时序逻辑电路。计数器不仅能用于对时钟脉冲计数，还可以用于分频、定时、产生节拍脉冲和脉冲序列以及进行数字运算等。但是并无法显示计算结果，一般都是要通过外接LCD或LED屏才能显示。计数器的种类 1.按照计数器中的触发器是否同时翻转分类，可将计数器分为同步计数器和异步计数器两种。 2.按照计数过程中数字增减分类，又可将计数器分为加法计数器、减法计数器和可逆计数器，随时钟信号不断增加的为加法计数器，不断减少的为减法计数器，可增可减的叫做可逆计数器。

计数器工作原理及应用

计数器工作原理及应用除了计数功能外，计数器产品还有一些附加功能，如异步复位、预置数（注意，有同步预置数和异步预置数两种。前者受时钟脉冲控制，后者不受时钟脉冲控制）、保持（注意，有保持进位和不保持进位两种）。虽然计数器产品一般只有二进制和十进制两种，有了这些附加功能，我们就可以方便地用我们可以得到的计数器来构成任意进制的计数器。下面我们举两个例子。在这两个例子中，我们分别用同步十进制加法计数器74LS160构成一个六进制计数器和一个一百进制计数器。因为六进制计数器的有效状态有六个，而十进制计数器的有效状态有十个，所以用十进制计数器构成六进制计数器时，我们只需保留十进制计数器的六个状态即可。74LS160的十个有效状态是BCD编码的，即0000、0001、0010、0011、0100、0101、0110、0111、1000、1001[图5-1]。图5-1 我们保留哪六个状态呢？理论上，我们保留哪六个状态都行。然而，为了使电路最简单，保留哪六个状态还是有一点讲究的。一般情况下，我们总是保留0000和1001两个状态。因为74LS160从100 1变化到0000时，将在进位输出端产生一个进位脉冲，所以我们保留了0000和1001这两个状态后，我们就可以利用74LS160的进位输出端作为六进制计数器的进位输出端了。于是，六进制计数器的状态循环可以是0000、0001、0010、0011、0100和1001，也可以是0000、0101、0110、0111、1000和1001。我们不妨采用0000、0001、0010、0011、0100和1001这六个状态。如何让74LS160从0100状态跳到1001状态呢？我们用一个混合逻辑与非门构成一个译码器[图5. 3.37b]，当74LS160的状态为0100时，与非门输出低电平，这个低电平使74LS160工作在预置数状态，当下一个时钟脉冲到来时，由于等于1001，74LS160就会预置成1001，从而我们实现了状态跳跃。

计数进制可变的计数器设计

数字电子技术基础自主实验班级：1201106 学号：1120110618 姓名: 陈振鑫

姓名班级学号实验日期节次教师签字成绩实验名称：计数进制可变的计数器设计一、实验目的利用74LS138（3线－8线译码器），74LS253（4选1数据选择器），74LS161（同步十进制加法计数器）三个芯片组合，利用清零法组成模数可以改变的加法计数器。二、实验设备名称，型号 1.实验电路箱 2.直流稳压电源 3.74LS138、74LS253 、74LS161等芯片 4.导线若干 5.数字万用表 74ls138 74ls161

74ls253 三、实验电路图四、设计思路及方案设计思路：将计数器的输出作为译码器的输入端，译码数通过数据选择器，输出低点平，利用同步十进制加法计数器74LS161的清零端将计数器清零。设计方案：电路图如图上图所示，74LS161计数器输出端QdQcQbQa分别与74LS138的输入端B0B1B2和输入使能端E2（高电平有效）相连，译码器的输出端Y0Y1Y6Y7与四选一数据

选择器输入端相连，输出端与计数器清零端相连。当E3＝1，B2B1B0从000到111变化时Y1～Y7分别被选中，当MN分别取00～11时，便可实现改变计数器当进制。五、实验步骤 1.检查导线通断后按电路图连好电路，QdQcQbQa端接数码显示管，CP端接手动计数脉冲，MN端设为00，检查无误后接通电源； 2.接通电源连续发动计数脉冲至CP端，观察数码显示，使计数器进入主计数循环； 3.按表测量并记录数据； 4.分别设MN＝01，10，11，重复上述步骤； 5.分析实验结果。六、仿真结果

计数器原理分析及应用实例

计数器原理分析及应用实例除了计数功能外，计数器产品还有一些附加功能，如异步复位、预置数（注意，有同步预置数和异步预置数两种。前者受时钟脉冲控制，后者不受时钟脉冲控制）、保持（注意，有保持进位和不保持进位两种）。虽然计数器产品一般只有二进制和十进制两种，有了这些附加功能，我们就可以方便地用我们可以得到的计数器来构成任意进制的计数器。下面我们举两个例子。在这两个例子中，我们分别用同步十进制加法计数器74LS160构成一个六进制计数器和一个一百进制计数器。因为六进制计数器的有效状态有六个，而十进制计数器的有效状态有十个，所以用十进制计数器构成六进制计数器时，我们只需保留十进制计数器的六个状态即可。74LS160的十个有效状态是BCD编码的，即0000、0001、0010、0011、0100、0101、0110、0111、1000、1001[图5-1]。图5-1 我们保留哪六个状态呢？理论上，我们保留哪六个状态都行。然而，为了使电路最简单，保留哪六个状态还是有一点讲究的。一般情况下，我们总是保留0000和1001两个状态。因为74LS160从1001变化到0000时，将在进位输出端产生一个进位脉冲，所以我们保留了0000和1001这两个状态后，我们就可以利用74LS160的进位输出端作为六进制计数器的进位输出端了。于是，六进制计数器的状态循环可以是0000、0001、0010、0011、0100和1001，也可以是0000、0101、0110、0111、1000和1001。我们不妨采用0000、0001、0010、0011、0100

和1001这六个状态。如何让74LS160从0100状态跳到1001状态呢？我们用一个混合逻辑与非门构成一个译码器[图5.3.37b]，当74LS160的状态为0100时，与非门输出低电平，这个低电平使74LS160工作在预置数状态，当下一个时钟脉冲到来时，由于等于1001，74LS160就会预置成1001，从而我们实现了状态跳跃。图5.3.37b用置数法将74160接成六进制计数器（置入1001）比这个方案稍微繁琐一点的是利用74LS160的异步复位端。下面这个电路中[图5.3.34]，也有一个由混合逻辑与非门构成的译码器。图5.3.34用置零法将74LS160接成六进制计数器

七进制加法计数器电路设计

信息工程分院课题名称：集成计数器及其应用班级：14电子信息工程技术1班学生姓名：邱荣荣学号： 18 指导教师：王连英完成时间：2015年5月19日设计报告

七进制计数器电路设计 1.设计要求 a.分别采用反馈清零和反馈置数的方法 b.用同步十进制加法计数器74LS160(或同步4位二进制加法计数器74LS161)、三3输入与非门74LS10、4511、共阴七段数码LED 显示器设计七进制计数器。 2.设计原理 a.使用4位同步二进制计时器74LS161设计反馈清零加法计数器由74LS160是模16加法计数器、M=16，要设计制作的是七进制加法计数器、N=7，M>N ，需一块74LS161,且74LS161具有异步清零(低电平有效)功能。从初始状态开始，七进制加法计数器的有效循环状态:0000、0001、0010、0011、0100、0101、0110等七个。其最后一个，在下一个状态所对应的数码是:0111。所以，异步清零的反馈数210)0110()7(===N S N 。利用74LS161的异步清零(低电平有效)功能有,反馈数012Q Q Q CR =。据此有反馈清零法，由74LS161七进制加法计数器循环转换状态换图2.1.1所示，仿真电路如图2.1.2所示。 2.1.1 反馈清零七进制加法计数器循环转状态换图

b.使用4位同步二进制计时器74LS161设计反馈置数加法计数器对于74LS161而言，取七进制加法计数器的有效循环状态，是使用74LS161十个有效状态中任意连续的七个，例如是:0010、0011、0100、0101、0110、0111、1000。设预置数输入端0123D D D D 则对应的预置数码0123d d d d 为0010，则从0010开始，其最后一个循环状态所对应的数码是:1000，所以此时，同步置数的反馈数2)1000(=S 。有,3Q LD =。据此有，74LS160反馈置数法设计七进制加法计数器循环转换状态换图2.2.1所示，仿真电路如图2.2.2所示。———实验证据如图00所示图2.1.2 反馈清零法七进制加法计数器仿真电路 2.2.1 反馈置数七进制加法计数器循环转状态换图

verilog程序-60进制计数器

module count60_dongtai_LED ( input clk, input rest_n, output reg [2:0] sel, //位选 output reg [6:0] display ); reg [15:0] count_clk; // 分频计数器，最大2^16=64K分频 reg [5:0] sum_num; //计数缓存器,2^6=64 reg [3:0] g_bit; //个位 reg [3:0] s_bit; //十位 reg [3:0] disp_temp; //分频 always @ (posedge clk or negedge rest_n) begin if(rest_n ==0) begin count_clk=16'b0; end else begin if(count_clk==16'hffff) begin count_clk=16'b0; end else begin count_clk=count_clk+1'b1; end end end // 60进制计数 always @ (negedge count_clk[3] or negedge rest_n) begin // clk_clk[3] 对"clk" 16分频if(rest_n ==0) begin g_bit=4'b0; s_bit=4'b0; sum_num=6'b0; end else begin if (sum_num==6'd59) begin sum_num=6'b0; end else begin sum_num=sum_num+1'b1; end end s_bit=(sum_num/10)%10;

同步七进制加法计数器数字电子技能

目录 1 课程设计的目的............................................................12 计数器设计的总体框图......................................................13 计数器设计过程 (1) 3.1根据题意可画出该计数器状态图：.......................................13.2选择触发器，求时钟方程，画出卡诺图：.................................13.3根据卡诺图写出状态方程：.............................................33.4求驱动方程：.........................................................33.5检查电路能否自启动：.................................................44 173进制加法计数器 (4) 4.1写出和的二进制代码.............................................41 N S N S 5 设计的逻辑电路图. (4) 5.1同步七进制加法计数器.................................................45.2 173进制加法计数器...................................................56 设计的芯片原理图..........................................................66 实验仪器..................................................................77 总结与体会. (7) 参考文献 (8)

verilog实验60进制计数器

module counter60(clk_in,clkout,rst,out); input clk_in,rst; output [6:0] out; output clkout; reg [6:0] out1; reg [6:0] out2; reg [3:0] cnth; reg [3:0] cntl; reg [7:0] cnt; always @(posedge clk_in) begin if(!rst) cnt<=8'd0; else cnt<=cnt+8'd1; end assign clkout=cnt[4]; always @(posedge clkout or negedge rst) begin if(!rst) {cnth,cntl}<=8'd0; else if(cnth==5&&cntl==9) {cnth,cntl}<=8'd0; else if(cntl==4'd9) begin cntl<=4'd0; cnth<=cnth+4'd1; end else cntl<=cntl+4'd1; end always @(cnth) begin case(cnth) 4'd0:out1=7'b011_1111;//0 4'd1:out1=7'b000_0110;//1 4'd2:out1=7'b101_1011;//2 4'd3:out1=7'b100_1111;//3 4'd4:out1=7'b110_0110;//4 4'd5:out1=7'b110_1101;//5 default:out1=7'b011_1111;//0 endcase end

实验7 74ls160组成n进制计数器

实验7 74ls160组成n进制计数器一、实验内容 1．掌握集成计数器的功能测试及应用 2．用异步清零端设计6进制计数器，显示选用数码管完成。 3．用同步置0设计7进制计数器，显示选用数码管完成。二、演示电路 74LS160十进制计数器连线图如图1所示。图1 74LS160十进制计数器连线图 74161的功能表如表1所示。由表1可知，74161具有以下功能： ①异步清零当CR（C L R’）=0时，不管其他输入端的状态如何（包括时钟信号C P），计数器输出将被直接置零，称为异步清零。

②同步并行预置数在CR=1的条件下，当 LD(L O A D’)=0、且有时钟脉冲C P的上升沿作用时，D0、D1、D2、D3输入端的数据将分别被Q0～Q3所接收。由于这个置数操作要与C P上升沿同步，且D0、D1、D2、 D3的数据同时置入计数器，所以称为同步并行置数。 ③保持在CR=LD=1的条件下,当E N T=E N P=0,即两个计数使能端中有 0时,不管有无C P脉冲作用，计数器都将保持原有状态不变 (停止计数)。需要说明的是，当E N P=0, E N T=1时，进位输出C 也保持不变；而当 E N T=0时，不管E N P 状态如何，进位输出 R C O=0。

④计数当 CR=LD=E N P=E N T=1时， 74161处于计数状态, 电路从0000状态开始，连续输入16个计数脉冲后，电路将从 1111状态返回到0000 状态，R C O端从高电平跳变至低电平。可以利用R C O端输出的高电平或下降沿作为进位输出信号。连上十进制加法计数器160，电路如图1所示，给2管脚加矩形波，看数码管显示结果，并记录显示结果。三、用160和与非门组成6进制加法计数器-用异步清零端设计 74160从0000状态开始计数，当输入第6个C P脉冲（上

10进制和60进制计数器

十进制计数器 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY CNT10IS PORT(CLK,RST,EN:IN STD_LOGIC; CQ:OUT STD_LOGIC_VECTOR(3DOWNTO 0); COUT:OUT STD_LOGIC); END CNT10; ARCHITECTURE behav OF CNT10IS BEGIN PROCESS(CLK,RST,EN) VARIABLE CQI: STD_LOGIC_VECTOR(3DOWNTO0); BEGIN IF RST='1'THEN CQI:=(OTHERS =>'0');--计数 ELSIF CLK'EVENT AND CLK='1'THEN IF EN='1'THEN IF CQI<9THEN CQI:=CQI+1; --允许计数, ELSE CQI:=(OTHERS=>'0'); --大于9， END IF; END IF; END IF; IF CQI=9THEN COUT<='1';--计数大于9，输出进位信号 ELSE COUT<='0'; END IF; CQ<=CQI;--将计数值向端口输出 END PROCESS; END behav;六十进制计数器源程序 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity cnt60is port(clk,rst,en:in std_logic; cq:out std_logic_vector(7downto0); cout:out std_logic); end cnt60; architecture behav of cnt60is begin process(clk,rst,en) variable cqi:std_logic_vector(7downto0); begin if rst='1'then cqi:=(others=>'0'); elsif clk'event and clk='1'then if en='1'then if cqi<59then cqi:=cqi+1; else cqi:=(others=>'0'); end if; end if; end if; if cqi=59then cout<='1'; else cout<='0'; end if; cq<=cqi; end process; end behav;

同步七进制加法计数器——数字电子技术,

成绩评定表

课程设计任务书

目录 1.课程设计的目的 (2) 2.计数器设计的总体框图 (2) 3.计数器设计过程 (2) 4.序列脉冲设计的总体框图 (5) 5.脉冲序列设计过程 (5) 6.设计的仿真电路图 (10) 7.设计的芯片原理图 (11) 8.实验仪器 (12) 9.总结与体会 (12) 10.参考文献 (13)

1课程设计的目的 1.加深对教材的理解和思考，并通过实验设计、验证正是理论的正确性。 2.学习自行设计一定难度并有用途的计数器、加法器、寄存器等。 3.检测自己的数字电子技术掌握能力。 2．计数器设计的总体框图下图为同步七进制加法计数器示意框图图 1 3．计数器设计过程七进制同步加法计数器，无效态为：111 ①根据题意可画出该计数器状态图： 000 001 010 011 110 101 100 图 2 ②选择触发器，求时钟方程，画出卡诺图。 a.触发器：JK 边沿触发器三个 b.时钟方程：由于是同步计数器，故CP 0=CP 1=CP 2= CP c.卡诺图如下：

七进制同步加法计数器次态卡诺图： Q 图 3 次态Q n 12 +的卡诺图 n n 图 4 次态Q n 1 1+的卡诺图 n n 图 5

次态 Q n 10 +的卡诺图 Q 图 6 ③根据卡诺图写出状态方程：状态方程： Q n+1 2= Q n 2Q n 1+Q n 2Q n 1Q n 0 Q n+1 1 = Q n 1Q n 0+ Q n 2Q n 1Q n Q n+1 0 = Q n 1Q n 0+ Q n 2Q n 0 ④求驱动方程： JK 触发器特性方程为：1n n n Q JQ KQ +=+ 由此可以得出驱动方程： J 2=Q n 1Q n 0 K 2=Q n 1 J 1=Q n 0 K 1= Q n 2Q n J 0=Q n 1 Q n 2 K 0=1 ⑤检查电路能否自启动：将无效态（111）代入状态方程、输出方程进行计算，

数字电子实验——60进制计数器

综合性、设计性实验报告电子技术实验（数字电子部分）报告分数：学期：班级：姓名：日期：

1. 实验目的 1)学习仿真软件Multisim的使用方法； 2)学习、掌握时序电路的设计方法； 3)掌握常用电子元器件的使用方法； 4)熟练运用用已有集成计数器（M进制）构成任意进制计数器（N进制），M < N 时，多片级联实现的方法； 5)熟悉由555定时器构成的多谐振荡器产生时钟脉冲； 6)了解反馈置数法和反馈清零法的特点及区别，并能熟练运用这两种方法。 2. 预习要求 1）阅读《数字电子技术基础》相关内容，了解集成计数器的原理及功能； 2）熟悉集成计数器74LS161及七段数码显示管的各引脚功能； 3）了解555定时器构成的多谐振荡器产生脉冲的基本原理； 4）对于反馈清零法和反馈置数法有基本的了解。 3. 实验内容 1）在Multisim集成环境中用74LS161和555定时器设计60进制计数器，要求能够实现暂停和置数的功能，并完成其仿真； 2）在模块化电子技术综合实验箱上完成电路搭接与调试； 4. 实验原理 4.1 个位模块（1）利用反馈置数法，U2（74LS161D）为低位片即个位模块，用A、B、C、D四个输入端的高低电平实现个位预置数；（2）用开关控制U2的EP使能端高低电平实现暂停功能；（3）U2的CP脉冲端连接555定时器构成的多谐振荡器的矩形脉冲输出端；

（4）U2的使能端ET始终接有效的高电平，清零端CR始终接无效的高电平；因为用的是反馈置数法，U2实现0（0000）~9（1001）的十进制循环，U2的QD和QA段用作二输入与非门U5A（74LS00D）的输入端，其输出端连接到U2的LD上。（5）U2的四个输出端QD、QC、QB、QA连接U4数码管的D、C、B、A输入端，从而显示0~9这十个状态。图1 个位模块原理图 4.2 十位模块（1）利用反馈置数法，U1（74LS161D）为高位片即十位模块，用A、B、C 三个输入端的高低电平实现十位预置数；（2）U1的CP脉冲端连接555定时器构成的多谐振荡器的矩形脉冲输出端；（3）U1的使能端ET、EP始终接有效的高电平，清零端CR始终接无效的高电平；（4）因为用的是反馈置数法，U1实现0（0000）~5（0101）的六进制循环，U1的QC和QA端与个位数的QD和QA端用作四输入与非门U6A（74LS20D）的输入端，其输出端连接到U1的LD上。（5）U1的四个输出端QD、QC、QB、QA连接U3数码管的D、C、B、A输入端，从而显示0~5这六个状态。

设计60进制计数器数电课程设计资料

电子技术基础实验课程设计用74LS161设计六十进制计数器学院：班级：姓名：学号：电气工程学院电自1418 刘科2014303010328

用74LS161设计六十进制计数器摘要计数器是一个用以实现计数功能的时序部件，它不仅可用来及脉冲数，还常用作数子系统的定时、分频和执行数字运算以及其它特定的逻辑功能。目前，无论是TTL还是CMOS 集成电路，都有品种较齐全的中规模集成计数器。使用者只要借助于器件手册提供的功能和工作波形图以及引出端的排列，就能正确运用这些器件。计数器在现代社会中用途中十分广泛，在工业生产、各种和记数有关电子产品。如定时器，报警器、时钟电路中都有广泛用途。在配合各种显示器件的情况下实现实时监控，扩展更多功能。利用两片74LS161分别作为六十进制计数器的高位和低位，分别与数码管连接。把其中的一个通过一个与门器件构成一个十进制计数器，另一个芯片构成六进制计数器。十进制计数器（个位）和六进制计数器（十位）均采用反馈清零法利用两个74LS161构成。当个位计数器从1001计数到0000时，十位计数器要计数一次，可通过两芯片之间级联实现。使用200HZ时钟信号作为计数器的时钟脉冲。根据设计基理可知，计数器初值为00，按递增方式计数，增到59时，再自动返回到00。关键字：60进制，计数器，74LS161，级联

目录第1章概述 (1) 1.1 计数器设计目的 (1) 1.2 计数器设计组成 (1) 第2章六十进制计数器设计描述 (2) 2.1 74LS161的功能 (2) 2.2 方案框架 (3) 第3章六十进制计数器的设计与仿真 (4) 3.1 基本电路分析设计 (4) 3.2 计数器电路的仿真 (6) 第4章总结 (8)

60进制计数器设计(VHDL)

《EDA技术》课程实验报告学生姓名：黄红玉所在班级：电信100227 指导教师：高金定老师记分及评价：一、实验名称实验6：60进制计数器设计二、任务及要求【基本部分】4分 1、在QuartusII平台上，采用文本输入设计方法，通过编写VHDL语言程序，完成60进制计数器的设计并进行时序仿真。 2、设计完成后生成一个元件，以供更高层次的设计调用。 3、实验箱上选择恰当的模式进行验证，目标芯片为ACEX1K系列EP1K30TC144-3。【发挥部分】1分在60进制基础上设计6进制计数器，完成时序仿真。三、实验程序 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity jinzhi60 is port(clk:in std_logic; co:out std_logic; qh:buffer std_logic_vector(3 downto 0); ql:buffer std_logic_vector(3 downto 0)); end entity jinzhi60; architecture art of jinzhi60 is begin co<='1'when(qh="0101"and ql="1001")else'0'; process(clk) begin if(clk='1')then if(ql=9)then ql<="0000";

if(qh=5)then qh<="0000"; else qh<=qh+1; end if; else ql<=ql+1; end if; end if; end process; end architecture art; 四、仿真及结果分析由以上代码编译，仿真，得到一下时序仿真波形图。用VHDL语言实现一个六十进制计数器，该计数器有计数使能端en，清零端clr和进位输出端co。档en=1时，计数器正常计数；当clr=1时，计数器清零。最后在试验箱上仿真，数码管显示了0到59，则60进制计数器完成。五、硬件验证 1、选择模式：模7 2、引脚锁定情况表：

EDA60进制计数器设计

《EDA技术》课程实验报告学生姓名：所在班级：指导教师：记分及评价：报告满分3分得分一、实验名称实验6：60进制计数器设计二、任务及要求【基本部分】 1、在QuartusII平台上，采用文本输入设计方法，通过编写VHDL语言程序，完成60进制计数器的设计并进行时序仿真。 2、设计完成后生成一个元件，以供更高层次的设计调用。 3、实验箱上进行验证。【发挥部分】在60进制基础上设计6进制计数器，完成时序仿真。三、实验程序 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity sixth is port(clk:in std_logic; co:out std_logic;--jin wei qh:buffer std_logic_vector(3 downto 0);--shi wei ql:buffer std_logic_vector(3 downto 0));--ge wei end entity sixth; architecture art of sixth is begin co<='1'when(qh="0101"and ql="1001")else'0'; process(clk) begin if(clk='1')then if(ql=9)then ql<="0000"; if(qh=5)then

qh<="0000"; else qh<=qh+1; end if; else ql<=ql+1; end if; end if; end process; end architecture art; 四、仿真及结果分析图6-1 60进制计数器仿真图用VHDL语言实现一个六十进制计数器，该计数器有计数使能端en，清零端clr和进位输出端co。档en=1时，计数器正常计数；当clr=1时，计数器清零。最后在试验箱上仿真，数码管显示了0到59，则60进制计数器完成。五、硬件验证 1、选择模式： 2、引脚锁定情况表：六、小结 1、六进制程序 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity six is port(clk,en,clr:in std_logic; co:out std_logic;--jin wei qh:buffer std_logic_vector(3 downto 0));--shi wei end entity six; architecture art of six is begin co<='1'when(qh="0101" and en='1')else'0';

七进制计数器

课程设计说明书设计题目同步七进制计数器班级姓名学号指导教师 2013 年1月5 日

一、课程设计的目的与作用（1）加深对教材的理解和思考，并通过实验设计验证理论的正确性。（2）掌握计数器电路的分析并学习自行设计一定难度并有用途的计数器（3）检测自己的数字电子技术掌握的能力。二、设计任务设计一个七进制同步计数器（无效态为 111）电路下图为三位二进制同步计数器示意图三、设计过程 ①根据题意可画出该计数器状态图：图 2 ②选择触发器，求时钟方程，画出卡诺图。 a. 触发器： JK 边沿触发器三个 b. 时钟方程：由于是同步计数器，故 CP 0=CP 1=CP 2= CP 三位二进制同步加法计数 000 110 001 010 011 101 100

c.卡诺图如下：七进制同步加法计数器次态卡诺图

次态 n1 次态Q n 次态Q1 n1 001 010 100 011 101 110 XXX 000 n n Q1 Q0 00 01 11 10 1 的卡诺图 Q0 11 10

Q n 2 +1 = Q n 2 Q n 1 +Q n 2 Q n 1 Q n 0 Q n 1 + 1 = Q n 1 Q n 0 + Q n 2 Q n 1 Q n n+1 n n n n Q 0 = Q 1Q 0 + Q 2 Q ④ 求驱动方程： n1 JK 触发器特性方程为： Q JQ n KQ n 由此可以得出驱动方程： J 2=Q n 1 Q n K 2 =Q 1 J 1=Q 0 K n n 1= Q 2 Q 0 J 0=Q n 1 Q n K 0 =1 ⑤ 检查电路能否自启动：将无效态（ 111）代入状态方程、输出方程进行计算， 111 000 , 结果为有效态，故能自启动 , 其状态图为： 000 001 010 011 000 001 010 011 111 110 101 100 四、设计结果 7 进制计数器逻辑图

设计60进制计数器--电子技术基础课程设计

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六进制同步加减法计数器课设报告

课程设计任务书

目录 1 数字电子设计部分 (1) 2 模拟电子设计部分 (8) 2.1 课程设计的目的与作用............................... 错误！未定义书签。 2.1.1课程设计...................................... 错误！未定义书签。 2.2 设计任务、及所用multisim软件环境介绍.............. 错误！未定义书签。 2.3 电路模型的建立..................................... 错误！未定义书签。 2.4 理论分析及计算..................................... 错误！未定义书签。 2.5 仿真结果分析....................................... 错误！未定义书签。 2.6 设计总结和体会..................................... 错误！未定义书签。 2.7 参考文献........................................... 错误！未定义书签。正文（宋体，小四）

1 数字电子设计部分题目一三进制二进制同步减法计数器的设计（无效态001，010）一．课程设计的目的 1、了解串行序列信号检测器的工作原理和逻辑功能 2、掌握串行序列信号检测器电路的分析，设计方法及应用。 3、学会正确使用JK 触发器。二．设计的总体框图 Y 三。设计过程 1.状态图 000 111 110 101 100 011 2.时序图 /0 /0 /0 /0 /0 /1

采用74LS192设计的4、7进制计数器

《电子设计基础》课程报告设计题目：4/7进制计数器设计学生班级：通信0902 学生学号：20095972 学生姓名：指导教师：时间：2011. 6．24 西南科技大学信息工程学院

一.设计题目及要求 1、题目：4/7进制计数器设计：采用74LS192（40192）。 2、要求：a、数码管显示状态。 b、用开关切换两种进制。 c、计数脉冲由外部提供。二.题目分析与方案选择由题目及其要求分析可知，首先要使用74LS192或40192设计一个4进制计数器和一个7进制计数器，然后通过数码管来显示状态。两种进制间的切换可以通过一个单刀双掷开关来实现。其重点和难点在于设计一个4进制计数器和一个7进制计数器。通过分析74LS192和40192的特点，发现可以使用清零法来设计一个4进制计数器，而7进制则不能直接通过置数或者清零获得。因此我选择采用置数法将74LS192或40192设计的从0到7的8进制计数器改装为从1到7的计数器，然后再通过一个减法器使从1到7的计数器变为从0到6的7进制计数器。而减法器可以使用集成加法器和四个异或门来实现。三.主要元器件介绍在本课程设计中，主要用到了74LS192计数器、7447译码器、74LS00与非门、7408与门、74LS136异或门、74283加法器、七段数码显示器和一个单刀双掷开关等元器件。一、十进制同步可逆计数器74LS192 功能如下： 1.异步清零。74LS192的输入端异步清零信号CR，高电平有效。仅当CR=1时，计数器输出清零，与其他控制状态无关。 2.异步置数控制。LD非为异步置数控制端，低电平有效。当CR=0,LD 非=0时，D1D2D3D4被置数,不受CP控制。 3.加法计数器，当CR和LD非均无有效输入时，即当CR=0、LD非=1,而减数计数器输入端CPd为高电平，计数脉冲从加法计数端CPu输入时，进行加法计数；当CPd和CPu条件互换时，则进行减法计数。 4.保持。当CR=0、LD非=1（无有效输入），且当CRd=CPu=1时，计数器处于保持状态。 5.进行加计数，并在Q3、Q0均为1、CPu=0时，即在计数状态为1001时，给出一进位信号。进行减计数，当Q3Q2Q1Q0=0000，且CPd=0时，BO非给出一错位信号。这就是十进制的技术规律。在设计过程中，我主要利用74LS192的计数功能，通过置数法和清零法将其改造为一个4进制计数器和一个7进制计数器。