(完整版)第21章触发器和时序逻辑电路习题答案

(完整版)第21章触发器和时序逻辑电路习题答案
(完整版)第21章触发器和时序逻辑电路习题答案

第21章 触发器和时序逻辑电路

191、触发器按其工作状态是否稳定可分为( b )。

(a)RS 触发器,JK 触发器,D 触发器,T 触发器;

(b)双稳态触发器,单稳态触发器,无稳态触发器;

(c)主从型触发器,维持阻塞型触发器。

192、逻辑电路如图所示,当A=“1”时,基本RS 触发器( c )。 (a)置“1”; (b)置“0”; (c)保持原状态。

A

193、 逻辑电路如图所示,分析C ,S ,R 的波形,当初始状态为“0”时,输出Q 是“0”的瞬间为( c )。

(a)1t ; (b)2t ; (c)3t 。

C S R

t 1t 2t

3

194、 某主从型JK 触发器,当J=K=“1”时,C 端的频率f=200Hz ,则Q 的频率为( c )。

(a)200Hz ; (b)400Hz ; (c)100Hz 。

195、逻辑电路如图所示,当A=“1”时,C 脉冲来到后JK 触发器( a )。

(a)具有计数功能; (b)置“0”; (c)置“1”。

A

196、 逻辑电路如图所示,A=“0”时,C 脉冲来到后D 触发器( b )。 (a)具有计数器功能; (b)置“0”; (c)置“1”。

A 197、逻辑电路如图所示,分析C 的波形,当初始状态为“0”时,输出Q

是“0”的瞬间为( a )。

(a) 1t ; (b)2t ; (c)3t 。

C t 1t 2t 3

198、逻辑电路如图所示,它具有( a )。

(a)D 触发器功能; (b)T 触发器功能; (c)T'触发器功能。

199、逻辑电路如图所示,它具有( b )。

(a)D 触发器功能; (b)T 触发器功能;

(c)T'触发器功能。

200、时序逻辑电路与组合逻辑电路的主要区别是( c )。

(a)时序电路只能计数,而组合电路只能寄存;

(b)时序电路没有记忆功能,组合电路则有;

(c)时序电路具有记忆功能,组合电路则没有。

201、寄存器与计数器的主要区别是( b )。

(a)寄存器具有记忆功能,而计数器没有;

(b)寄存器只能存数,不能计数,计数器不仅能连续计数,也能存数;

(c)寄存器只能存数,计数器只能计数,不能存数。

202、移位寄存器与数码寄存器的区别是( a )。

(a)前者具有移位功能,后者则没有;

(b)前者不具有移位功能,后者则有;

(c)两者都具有移位功能和计数功能。

203、某时序逻辑电路的波形如图所示,由此判定该电路是( c )。 (a)二进制计数器; (b)十进制计数器; (c)移位寄存器。

C

Q

1

Q

2

Q

3

Q

4

204、分析某时序逻辑电路的状态表,判定它是(a)。

(c)十进制计数器。

(a )。

(a)n;(b)n+1;(c)n-1。

206、某计数器最大输入脉冲数为15,组成该计数器所需最少的触发器个数为(c)。

(a)2;(b)3;(c)4。

207、同步计数器和异步计数器的不同点是(a)。

(a)前者各触发器是同步进位的,后者则不同步;

(b)前者由JK端接受计数信号,后者则由时钟脉冲端接受计数信号;

(c)前者计数慢,后者计数快。

208、计数器是一种(b)。

(a)组合逻辑电路;(b)时序逻辑电路;(c)脉冲整形电路。

209、一位十进制计数器由(c)位二进制计数器组成。

(a)2;(b)3;(c)4。

实验五--时序逻辑电路实验报告

实验五时序逻辑电路(计数器和寄存器)-实验报告 一、实验目的 1.掌握同步计数器设计方法与测试方法。 2.掌握常用中规模集成计数器的逻辑功能和使用方法。 二、实验设备 设备:THHD-2型数字电子计数实验箱、示波器、信号源 器件:74LS163、74LS00、74LS20等。 三、实验原理和实验电路 1.计数器 计数器不仅可用来计数,也可用于分频、定时和数字运算。在实际工程应用中,一般很少使用小规模的触发器组成计数器,而是直接选用中规模集成计数器。 2.(1) 四位二进制(十六进制)计数器74LS161(74LS163) 74LSl61是同步置数、异步清零的4位二进制加法计数器,其功能表见表5.1。 74LSl63是同步置数、同步清零的4位二进制加法计数器。除清零为同步外,其他功能与74LSl61相同。二者的外部引脚图也相同,如图5.1所示。 表5.1 74LSl61(74LS163)的功能表 清零预置使能时钟预置数据输入输出 工作模式R D LD EP ET CP A B C D Q A Q B Q C Q D 0 ××××()××××0 0 0 0 异步清零 1 0 ××D A D B D C D D D A D B D C D D同步置数 1 1 0 ××××××保持数据保持 1 1 ×0 ×××××保持数据保持 1 1 1 1 ××××计数加1计数3.集成计数器的应用——实现任意M进制计数器 一般情况任意M进制计数器的结构分为3类,第一类是由触发器构成的简单计数器。第二类是由集成二进制计数器构成计数器。第三类是由移位寄存器构成的移位寄存型计数器。第一类,可利用时序逻辑电路的设计方法步骤进行设计。第二类,当计数器的模M较小时用一片集成计数器即可以实现,当M较大时,可通过多片计数器级联实现。两种实现方法:反馈置数法和反馈清零法。第三类,是由移位寄存器构成的移位寄存型计数器。 4.实验电路: 十进制计数器 同步清零法 同步置数法

触发器和时序逻辑电路习题答案

第21章 触发器和时序逻辑电路 191、触发器按其工作状态是否稳定可分为( b )。 (a)RS 触发器,JK 触发器,D 触发器,T 触发器; (b)双稳态触发器,单稳态触发器,无稳态触发器; (c)主从型触发器,维持阻塞型触发器。 192、逻辑电路如图所示,当A=“1”时,基本RS 触发器( c )。 (a)置“1”; (b)置“0”; (c)保持原状态。 ≥1A ""1R D Q Q S D 193、 逻辑电路如图所示,分析C ,S ,R 的波形,当初始状态为“0”时,输出Q 是“0”的瞬间为( c )。 (a)1t ; (b)2t ; (c)3t 。 C S R t 1t 2t 3S C R D R S D Q Q 194、 某主从型JK 触发器,当J=K=“1”时,C 端的频率f=200Hz ,则Q 的频率为( c )。 (a)200Hz ; (b)400Hz ; (c)100Hz 。 195、逻辑电路如图所示,当A=“1”时,C 脉冲来到后JK 触发器( a )。 (a)具有计数功能; (b)置“0”; (c)置“1”。 ≥1 A J C R D K S D Q Q "" 1""1 196、 逻辑电路如图所示,A=“0”时,C 脉冲来到后D 触发器( b )。 (a)具有计数器功能; (b)置“0”; (c)置“1”。

D C Q Q & A 197、逻辑电路如图所示,分析C 的波形,当初始状态为“0”时,输出Q 是“0”的瞬间为( a )。 (a) 1t ; (b)2t ; (c)3t 。 D C Q Q C t 1t 2t 3 198、逻辑电路如图所示,它具有( a )。 (a)D 触发器功能; (b)T 触发器功能; (c)T'触发器功能。 J C R D K S D Q Q 1 199、逻辑电路如图所示,它具有( b )。 (a)D 触发器功能; (b)T 触发器功能; (c)T'触发器功能。 J C R D K S D Q Q 200、时序逻辑电路与组合逻辑电路的主要区别是( c )。 (a)时序电路只能计数,而组合电路只能寄存; (b)时序电路没有记忆功能,组合电路则有; (c)时序电路具有记忆功能,组合电路则没有。 201、寄存器与计数器的主要区别是( b )。 (a)寄存器具有记忆功能,而计数器没有; (b)寄存器只能存数,不能计数,计数器不仅能连续计数,也能存数; (c)寄存器只能存数,计数器只能计数,不能存数。 202、移位寄存器与数码寄存器的区别是( a )。 (a)前者具有移位功能,后者则没有; (b)前者不具有移位功能,后者则有; (c)两者都具有移位功能和计数功能。

时序逻辑电路习题解答

5-1 分析图所示时序电路的逻辑功能,写出电路的驱动方程、状态方程和输出方程,画出电路的状态转换图和时序图。 CLK Z 图 题 5-1图 解:从给定的电路图写出驱动方程为: 0012 10 21()n n n n n D Q Q Q D Q D Q ?=??=?? =?? e 将驱动方程代入D 触发器的特征方程D Q n =+1 ,得到状态方程为: 10012110 12 1()n n n n n n n n Q Q Q Q Q Q Q Q +++?=??=??=??e 由电路图可知,输出方程为 2 n Z Q = 根据状态方程和输出方程,画出的状态转换图如图题解5-1(a )所示,时序图如图题解5-1(b )所示。 题解5-1(a )状态转换图

1 Q 2/Q Z Q 题解5-1(b )时序图 综上分析可知,该电路是一个四进制计数器。 5-2 分析图所示电路的逻辑功能,写出电路的驱动方程、状态方程和输出方程,画出电路的状态转换图。A 为输入变量。 Y A 图 题 5-2图 解:首先从电路图写出驱动方程为: () 0110101()n n n n n D AQ D A Q Q A Q Q ?=? ?==+?? 将上式代入触发器的特征方程后得到状态方程 () 1011 10101()n n n n n n n Q AQ Q A Q Q A Q Q ++?=? ?==+?? 电路的输出方程为: 01n n Y AQ Q = 根据状态方程和输出方程,画出的状态转换图如图题解5-2所示

Y A 题解5-2 状态转换图 综上分析可知该电路的逻辑功能为: 当输入为0时,无论电路初态为何,次态均为状态“00”,即均复位; 当输入为1时,无论电路初态为何,在若干CLK 的作用下,电路最终回到状态“10”。 5-3 已知同步时序电路如图(a)所示,其输入波形如图 (b)所示。试写出电路的驱动方程、状态方程和输出方程,画出电路的状态转换图和时序图,并说明该电路的功能。 X (a) 电路图 1234CLK 5678 X (b)输入波形 图 题 5-3图 解:电路的驱动方程、状态方程和输出方程分别为: 0010110001101101 1, ,n n n n n n n n n n J X K X J XQ K X Q X Q XQ X Q XQ Q XQ XQ XQ Y XQ ++?==??==???=+=?? ?=+=+?= 根据状态方程和输出方程,可分别做出11 10,n n Q Q ++和Y 的卡诺图,如表5-1所示。由此 做出的状态转换图如图题解5-3(a)所示,画出的时序图如图题解5-3(b )所示。

触发器逻辑功能测试及应用

实验六触发器逻辑功能测试及应用 一、实验目的: 1、掌握基本RS、JK、D、T与T′触发器的逻辑功能; 2、学会验证集成触发器的逻辑功能及使用方法; 3、熟悉触发器之间相互转换的方法。 二、实验原理: 触发器:根据触发器的逻辑功能的不同,又可分为: 三、实验仪器与器件: 实验仪器设备:D2H+型数字电路实验箱。 集成块:74LS112 74LS74 74LS04 74LS08 74LS02 74LS86 四、实验内容与步骤: 1、基本RS触发器逻辑功能的测试: CP J K S-D R-D 下降沿0 0 1 1 0 0 下降沿0 1 1 1 0 0 下降沿 1 0 1 1 0 1 下降沿 1 1 1 1 1 0 3、D触发器逻辑功能测试: D CP S-D R-D Q X X 0 1 0 X X 1 0 1 (2)D触发器逻辑功能测试: CP J K D S D R Q ×××0 1 0 ××× 1 0 1

D CP S-D R-D 0 上升沿 1 1 1 0 1 上升沿 1 1 0 1 4、不同类型时钟触发器间的转换: JK转换为D触发器: J D K D Q D DQ Q Q D D Q Q K Q J Q n n n n n n n n = = + = + = = + = + + ; ) ( 1 1 D转换为JK 触发器: n n n n n n Q J Q K D D Q Q K Q J Q = = = + = + + 1 1 JK转换为T触发器: K J T Q T Q T Q n n n = = + = +1 T转换为JK触发器: JK转换为RS触发器:RS转换为JK触发器: 五、实验体会与要求: 1、根据实验结果,写出各个触发器的真值表。 2、试比较各个触发器有何不同? 3、写出不同类型时钟触发器间的转换过程。 1

(完整版)时序逻辑电路习题与答案

第12章时序逻辑电路 自测题 一、填空题 1.时序逻辑电路按状态转换情况可分为时序电路和时序电路两大类。 2.按计数进制的不同,可将计数器分为、和N进制计数器等类型。 3.用来累计和寄存输入脉冲个数的电路称为。 4.时序逻辑电路在结构方面的特点是:由具有控制作用的电路和具记忆作用电路组成。、 5.、寄存器的作用是用于、、数码指令等信息。 6.按计数过程中数值的增减来分,可将计数器分为为、和三种。 二、选择题 1.如题图12.1所示电路为某寄存器的一位,该寄存器为 。 A、单拍接收数码寄存器; B、双拍接收数码寄存器; C、单向移位寄存器; D、双向移位寄存器。 2.下列电路不属于时序逻辑电路的是。 A、数码寄存器; B、编码器; C、触发器; D、可逆计数器。 3.下列逻辑电路不具有记忆功能的是。 A、译码器; B、RS触发器; C、寄存器; D、计数器。 4.时序逻辑电路特点中,下列叙述正确的是。 A、电路任一时刻的输出只与当时输入信号有关; B、电路任一时刻的输出只与电路原来状态有关; C、电路任一时刻的输出与输入信号和电路原来状态均有关; D、电路任一时刻的输出与输入信号和电路原来状态均无关。 5.具有记忆功能的逻辑电路是。 A、加法器; B、显示器; C、译码器; D、计数器。 6.数码寄存器采用的输入输出方式为。 A、并行输入、并行输出; B、串行输入、串行输出; C、并行输入、串行输出; D、并行输出、串行输入。 三、判断下面说法是否正确,用“√"或“×"表示在括号 1.寄存器具有存储数码和信号的功能。( ) 2.构成计数电路的器件必须有记忆能力。( ) 3.移位寄存器只能串行输出。( ) 4.移位寄存器就是数码寄存器,它们没有区别。( ) 5.同步时序电路的工作速度高于异步时序电路。( ) 6.移位寄存器有接收、暂存、清除和数码移位等作用。() 思考与练习题 12.1.1 时序逻辑电路的特点是什么? 12.1.2 时序逻辑电路与组合电路有何区别? 12.3.1 在图12.1电路作用下,数码寄存器的原始状态Q3Q2Q1Q0=1001,而输入数码

触发器、时序逻辑电路

第12 章习题 12-1填空题 1. 数字电路分为组合逻辑和时序逻辑两大类。 2. 时序逻辑电路的输出取决于输入状态和输入前的输出状态,因此电路具有记忆功能。触发器是构成时序逻辑电路的基本单元,其本身也由门电路构成,但其中包含有反馈环节,因此它是时序逻辑电路的基本单元。 3. 集成触发器的置1端可以根据需要预先将触发器置1,置0 端可以根据需要预先将触发器置0,而不受时序脉冲的同步控制。 4. 计数器统计的是CP脉冲的个数,它有3种分类方法,按计数进位不同,分为二进制、十进制和任意进制计数器;按计数规律不同,分为加法、减法和可逆计数器;按计数器中触发器翻转是否同步分为同步计数器和异步计数器,其中同步计数器的计数速度较快。 5. 寄存器是一种能够接收、暂存、传递数码或指令等信息的逻辑部件,它一般由触发器构成,且每个触发器只能存储1 位二进制信息。 6. 半导体存储器有两种,一种称为随机存取存储器,简称RAM;另一种称为只读存储器,简称ROM。 7. 存储器的存储容量是指存储器能够存储0 和1 的个数,一般用 字数×位数来表示。字数指字线的数目,位数指数据线的总的数目。

8. 移位寄存器按移位方向的不同分为左移寄存器、右移寄存器和 双向移位寄存器。 9. 在所有触发器中,JK 触发器的逻辑功能是最完善的,它没有同步触发器的空翻现象,也没有同步触发器状态不定的现象,而且比D触发器和T触发器的功能齐全。 10. JK触发器的逻辑功能是J=0,K=0时,Q=0 ;J=0,K=1时,Q=0 ;J=1,K=0时,Q=1 ;J=1,K=1时,翻转。输入信号过后保持输入信号到来时的功能称为记忆功能,翻转功能称为计数功能。 11. D触发器的逻辑功能可概括为输出端Q的状态永远与输入端D的状态相同,但在画波形图时应为D触发器的Q态与输入端的D态相同。 12. RS触发器的逻辑功能可概括为:R端和S端同时无效时,触发器 保持原状态;R端和S端同时有效时,触发器处于不定状态;R端有效,S端无效时,触发器处于1状态;R端无效,S端有效时,触发器处于0 状态。 13. 某压力报警系统的逻辑电路如图12-42所示。已知压力传感器压力安全时输出为0,压力不安全时输出为1。按钮开关S是供维修人员使用的。通过阅读逻辑电路图可知:

时序逻辑电路实验报告

时序逻辑电路实验报告 一、实验目的 1. 加深理解时序逻辑电路的工作原理。 2. 掌握时序逻辑电路的设计方法。 3. 掌握时序逻辑电路的功能测试方法。 二、实验环境 1、PC机 2、Multisim软件工具 三、实验任务及要求 1、设计要求: 要求设计一个计数器完成1→3→5→7→9→0→2→4→6→8→1→…的循环计数(设初值为1),并用一个数码管显示计数值(时钟脉冲频率为约1Hz)。 2、实验内容: (1)按要求完成上述电路的功能。 (2)验证其功能是否正确。 四、实验设计说明(简述所用器件的逻辑功能,详细说明电路的设计思路和过程) 首先根据题目要求(即要完成1到9的奇数循环然后再0到8的偶数循环)画出真值表,如下图。画出真值表后,根据真值表画出各次态对应的卡诺图,如下图。然后通过化简卡诺图,得到对应的次态的状态方 程;

然后开始选择想要用于实现的该电路的器件,由于老师上课时所用的例题是用jk触发器完成的,我觉得蛮不错的,也就选择了同款的jk触发器;选好器件之后,根据状态方程列出jk触发器的驱动方程。然后根据驱动方程连接好线路图,为了连接方便,我也在纸上预先画好了连接图,以方便照着连接。接下来的工作就是在multisim上根据画好的草图连接器件了,然后再接上需要的显示电路,即可完成。

五、实验电路(画出完整的逻辑电路图和器件接线图)

六、总结调试过程所遇到的问题及解决方法,实验体会 1、设计过程中遇到过哪些问题?是如何解决的? 在设计过程中最大的问题还是忘记设计的步骤吧,因为老师是提前将实验内容已经例题讲解给我们听的,而我开始实验与上课的时间相隔了不短的时间,导致上课记下来的设计步骤忘得七七八八,不过好在是在腾讯课堂上得网课,有回放,看着回放跟着老师的思路走一遍后,问题也就迎刃而解了,后面的设计也就是将思路步骤走一遍而已,没再遇到什么困难。 2、通过此次时序逻辑电路实验,你对时序逻辑电路的设计是否有更清楚的认识?若没有,请分析原因;若有,请说明在哪些方面更加清楚。 通过这次时序逻辑电路实验,我最大的感触就是实验设计的思路与步骤一定要清晰,思路与步骤的清晰与否真的是造成实验设计是否困难的最重要的因素。清晰的话,做起实验来如同顺水推舟,毫不费力,不清晰的话则如入泥潭,寸步难行。

触发器是构成时序逻辑电路的基本单元

触发器是构成时序逻辑电路的基本单元,触发器按逻辑功能分为RS触发器、JK触发器、D触发器、T触发器和T′触发器等多种类型;按其电路结构分为主从型触发器和维持阻塞型触发器等。 1.JK触发器 (1)JK触发器符号及功能 JK触发器有两个稳定状态:一个状态是Q=1,Q=0,称触发器处于“1”态,也叫置位状态;另一个状态是Q=0,Q=1,称触发器处于“0”态,也叫复位状态。JK触发器具有“置0”、“置1”、保持和翻转功能,符号如图l所示。 反映JK触发器的Q n和Q n、J、K之间的逻辑关系的状态表见表1。状态表中,Qn表示时钟脉冲来到之前触发器的输出状态,称为现态,Q n+1表示时钟脉冲来到之后的状态,称为次态。

图l JK触发器符号表1 JK触发器的状态表 JK触发器的特性方程为 JK触发器的种类很多,有双JK触发器74LS107,双JK触发器74LS114,741S112,74HC73,74HCT73等,有下降沿触发的,也有上升沿触发的。图l所示的JK触发器是下降沿触发的。

(2)双JK触发器74LS76 74LS76是有预置和清零功能的双JK触发器,引脚如图2所示,有16个引脚。功能表见表2,74LS76是下降沿触发的。 图2 74LS76引脚图表 2 74LS76的功能表 ①当R D=0,S D=1时

不论CP,J,K如何变化,触发器的输出为零,即触发器为“0”态。由于清零与CP脉冲无关,所以称为异步清零。 ②当R D=1,S D=0时 不论CP,J,K如何变化,触发器可实现异步置数,即触发器处于“1”态。 ③当R D=1,S D=1时 只有在CP脉冲下降沿到来时,根据J,Κ端的取值决定触发器的状态,如无CP脉冲下降沿到来,无论有无输人数据信号,触发器保持原状态不变。 2.D触发器 (1)D触发器符号及功能 D触发器具有置“0”和置“1”功能,其逻辑符号如图3所示,其逻辑功能为:在CP上升沿到来时,若D=I,则触发器置1;若D=0,则触发器置0,D触发器的特性方程为 D触发器的状态表见表3

实验三时序逻辑电路

实验三时序逻辑电路 学习目标: 1、掌握时序逻辑电路的一般设计过程 2、掌握时序逻辑电路的时延分析方法,了解时序电路对时钟信号相关参数的基本要求 3、掌握时序逻辑电路的基本调试方法 4、熟练使用示波器和逻辑分析仪观察波形图 实验内容: 1、广告流水灯(第 9 周课内验收)用触发器、组合函数器件和门电路设计一个广告流水灯,该流水灯由 8 个 LED 组成,工作时始终为 1 暗 7 亮,且这一个暗灯循环右移。 (1) 写出设计过程,画出设计的逻辑电路图,按图搭接电路 (2) 将单脉冲加到系统时钟端,静态验证实验电路 (3) 将 TTL 连续脉冲信号加到系统时钟端,用示波器观察并记录时钟脉冲 CP、触发器的输出端 Q2、Q1、 Q0 和 8 个 LED 上的波形。 2、序列发生器(第 10 周课内实物验收计数器方案)分别用 MSI 计数器和移位寄存器设计一个具有自启动功能的 01011 序列信号发生器 (1) 写出设计过程,画出电路逻辑图 (2) 搭接电路,并用单脉冲静态验证实验结果 (3) 加入 TTL 连续脉冲,用示波器观察观察并记录时钟脉冲 CLK、序列输出端的波形。 3、4 位并行输入-串行输出曼切斯特编码电路(第10周课内验收,基础要求占70%,扩展要求占30%) 在电信与数据存储中, 曼彻斯特编码(Manchester coding),又称自同步码、相位编码(phase encoding,PE),它能够用信号的变化来保持发送设备和接收设备之间的同步,在以太网中,被物理层使用来编码一个同步位流的时钟和数据。曼彻斯特编码用电压的变化来分辨 0 和 1,从高电平到低电平的跳变代表 0,而从低电平到高电平的跳变代表 1。信号的保持不会超过一个比特位的时间间隔。即使是 0 或 1 的序列,信号也将在每个时间间隔的中间发生跳变。这种跳变将允许接收设备的时钟与发送设备的时钟保持一致,图 3.1 为曼切斯特编码的例子。 设计一个电路,它能自动加载 4 位并行数据,并将这4位数据逐个串行输出(高位在前),每个串行输出位都被编码成曼切斯特码,当 4 位数据全部传输完成后,重新加载新数据,继续传输,如图 3.2 所示。

习题 触发器和时序逻辑电路

第21章时序逻辑电路 S13101B 在逻辑电路中,任意时刻的输出状态仅取决于该时刻输入信号的状态,而与信号作用前电路的状态无关,这种电路称为。因此,在电路结构上一般由 组合而成。 解: 组合逻辑电路,门电路 S13102B 在任何时刻,输出状态仅仅决定于同一时刻各输入状态的组合,而与电路以前所处的状态无关的逻辑电路称为,而若逻辑电路的输出状态不仅与输出变量的状态有关,而且还与系统原先的状态有关,则称其为。 解: 组合逻辑电路,时序逻辑电路。 S13102I 在同步计数器中,各触发器的CP输入端应接时钟脉冲。 解: 同一 S13201B 有四个触发器的二进制计数器,它的计数状态有( )。 A. 8 B. 16 C. 256 D. 64 解: B S13104B 个逻辑电路,如果某一给定时刻t的输出不仅决定于该时刻t的输入,而且还决定于该时刻前电路所处的状态,则这样的电路称为电路。 解: 时序 S13105B 一个逻辑电路,如果某一给定时刻t的稳态输出仅决定于该时刻的输入,而与t前的状态无关,则这样的电路称为电路。 解: 组合 S13106B 按触发器状态更新方式划分,时序电路可分为和两大类。 解: 同步、异步 S13108B 计数器中有效状态的数目,称为计数器的。 解: 模或长度

S13106N 如图所示电路是 步 进制计数据。 解: 异,十六 S13107N 如图所示电路是 步,长度为 的 法计数器。 解: 异,8,加 S13108N 在如图所示电路中,若将第二级、第三级触发器的CP 改接在21Q Q 、上,则该电路是 步,长度为 的 法计数器。 解: 异,8,减 S13110N 如图所示电路是 步,长度为 的 法计数器。 解: 异,4,加 S13111N 如图所示电路是 步,长度为 的 法计数器。 解: 异,8,减

时序逻辑电路练习题及答案

《时序逻辑电路》练习题及答案 [6.1] 分析图P6-1时序电路的逻辑功能,写出电路的驱动方程、状态方程和输出方程,画出电路的状态转换图,说明电路能否自启动。 图P6-1 [解] 驱动方程:311Q K J ==, 状态方程:n n n n n n n Q Q Q Q Q Q Q 13131311⊕=+=+; 122Q K J ==, n n n n n n n Q Q Q Q Q Q Q 12212112 ⊕=+=+; 33213Q K Q Q J ==,, n n n n Q Q Q Q 12313 =+; 输出方程:3Q Y = 由状态方程可得状态转换表,如表6-1所示;由状态转换表可得状态转换图,如图A6-1所示。电路可以自启动。 表6-1 n n n Q Q Q 123 Y Q Q Q n n n 111213+++ n n n Q Q Q 123 Y Q Q Q n n n 1112 13+++ 0 00 00 1 010 01 1 0010 0100 0110 1000 100 10 1 110 11 1 000 1 011 1 010 1 001 1 图A6-1 电路的逻辑功能:是一个五进制计数器,计数顺序是从0到4循环。 [6.2] 试分析图P6-2时序电路的逻辑功能,写出电路的驱动方程、状态方程和输出方程,画出电路的状态转换图。A 为输入逻辑变量。 图P6-2

[解] 驱动方程:21 Q A D =, 2 12Q Q A D = 状态方程:n n Q A Q 21 1 =+, )(122112n n n n n Q Q A Q Q A Q +==+ 输出方程:21Q Q A Y = 表6-2 由状态方程可得状态转换表,如表6-2所示;由状态转换表 可得状态转换图,如图A6-2所示。 电路的逻辑功能是:判断A 是否连续输入四个和四个以上“1” 信号,是则Y=1,否则Y=0。 图A6-2 [6.3] 试分析图P6-3时序电路的逻辑功能,写出电路的驱动方程、状态方程和输出方程,画出电路的状态转换图,检查电路能否自启动。 图P6-3 [解] 321Q Q J =,11=K ; 12Q J =,312Q Q K =; 23213Q K Q Q J ==, =+11n Q 32Q Q ·1Q ; 211 2 Q Q Q n =++231Q Q Q ; 3232113Q Q Q Q Q Q n +=+ Y = 32Q Q 电路的状态转换图如图A6-3所示,电路能够自启动。 图A6-3 [6.4] 分析图P6-4给出的时序电路,画出电路的状态转换图,检查电路能否自启动,说明电路实现的功能。A 为输入变量。 n n Q AQ 12 Y Q Q n n 1 112++ 000 00 1 010 01 1 100 11 1 110 10 1 010 100 110 00 1 11 1 100 010 000

触发器是构成时序逻辑电路的

触发器是构成时序逻辑电路的基本单元

触发器是构成时序逻辑电路的基本单元

触发器是构成时序逻辑电路的基本单元,触发器按逻辑功能分为RS触发器、JK触发器、D触发器、T 触发器和T′触发器等多种类型;按其电路结构分为主从型触发器和维持阻塞型触发器等。 1.JK触发器 (1)JK触发器符号及功能 JK触发器有两个稳定状态:一个状态是Q=1,Q=0,称触发器处于“1”态,也叫置位状态;另一个状态是Q=0,Q=1,称触发器处于“0”态,也叫复位状态。JK触发器具有“置0”、“置1”、保持和翻转功能,符号如图l所示。 反映JK触发器的Q n和Q n、J、K之间的逻辑关系的状态表见表1。状态表中,Qn表示时钟脉冲来到之前触发器的输出状态,称为现态,Q n+1表示时钟脉冲来到之后的状态,称为次态。

图l JK触发器符号表1 JK触发器的状态表 JK触发器的特性方程为 JK触发器的种类很多,有双JK触发器74LS107,双JK触发器74LS114,741S112,74HC73,74HCT73等,有下降沿触发的,也有上升沿触发的。图l所示的JK触发器是下降沿触发的。 (2)双JK触发器74LS76 74LS76是有预置和清零功能的双JK触发器,引脚如图2所示,有16个引脚。功能表见表2,74LS76是下降沿触发的。

图2 74LS76引脚图表 2 74LS76的功能表 ①当R D=0,S D=1时 不论CP,J,K如何变化,触发器的输出为零,即触发器为“0”态。由于清零与CP脉冲无关,所以称为异步清零。 ②当R D=1,S D=0时

不论CP,J,K如何变化,触发器可实现异步置数,即触发器处于“1”态。 ③当R D=1,S D=1时 只有在CP脉冲下降沿到来时,根据J,Κ端的取值决定触发器的状态,如无CP脉冲下降沿到来,无论有无输人数据信号,触发器保持原状态不变。 2.D触发器 (1)D触发器符号及功能 D触发器具有置“0”和置“1”功能,其逻辑符号如图3所示,其逻辑功能为:在CP上升沿到来时,若D=I,则触发器置1;若D=0,则触发器置0,D触发器的特性方程为 D触发器的状态表见表3 图3 D触发器的逻辑符图3 D触发器的逻辑符

JK触发器的逻辑功能测试

实验三 JK触发器的逻辑功能测试 [实验目的] 1、学习触发器逻辑功能的测试方法。 2、掌握基本JK、D触发器的逻辑功能。 3、掌握JK触发器转换成D触发器的方法及D触发器的逻辑功能。 [主要仪器设备及耗材]数字电路实验板、74LS112芯片、74LS00芯片、数字万用表、数据线。 [实验基本原理] 触发器具有两个稳定状态,用以表示逻辑状态“1”和“0”,在一定的外界信号作用下,可以从一个稳定状态翻转到另一个稳定状态,它是一个具有记忆功能的二进制信息存贮器件,是构成各种时序电路的最基本逻辑单元。 1、JK触发器 在输入信号为双端的情况下,JK触发器是功能完善、使用灵活和通用性较强的一种触发器。本实验采用74LS112(或74LS76)双JK触发器,是下降边沿触发的边沿触发器。引脚功能及逻辑符号如图1-1所示。 图1-1 74LS112双JK触发器引脚排列及逻辑符号 JK触发器的状态方程为 Qn+1=J Qn +K Qn,S=R=1 J和K是数据输入端,是触发器状态更新的依据,若J、K有两个或两个以上输入端时,组成“与”的关系。Q与Q—为两个互补输出端。通常把Q=0、Q—=1的状态定为触发器“0”状态;而把Q=1、Q—=0定为“1”状态。 JK触发器常被用来构成缓冲存储器、移位寄存器和计数器。 图1-1左图为双下降沿JK触发器74LS112的外引线排列图。 JK触发器的工作原理如下: (1)S和R可将触发器置于额定状态1或0;之后应保持在高电平1。 (2)S=R=1时, A、当J=K=0时,在CP脉冲的作用下触发器保持原状态,即Qn+1=Qn; B、当J=0,K=1时,在CP脉冲的作用下,触发器置“0”,即Qn+1=0; C、当J=1,K=0时,在CP脉冲的作用下,触发器置“1”,即Qn+1=1;

实验五时序逻辑电路实验报告

实验五时序逻辑电路(计数器和寄存器)-实验报告一、实验目的 1掌握同步计数器设计方法与测试方法。 2 ?掌握常用中规模集成计数器的逻辑功能和使用方法。 二、实验设备 设备:THHD-2型数字电子计数实验箱、示波器、信号源 器件:74LS163、74LS00、74LS20 等。 三、实验原理和实验电路 1计数器 计数器不仅可用来计数,也可用于分频、定时和数字运算。在实际工程应用中,一般很少使用小规模的触发器组成计数器,而是直接选用中规模集成计数器。 2. (1)四位二进制(十六进制)计数器74LS161 (74LS163) 74LS161是同步置数、异步清零的4位二进制加法计数器,其功能表见表。 74LS163是同步置数、同步清零的4位二进制加法计数器。除清零为同步外,其他功能与74LS161相同。二者的外部引脚图也相同,如图所示。 3.集成计数器的应用一一实现任意M进制计数器

Eft CR IK rh th Ih ET 7-I1A C1M /( 制扭环计数 同步清零法器 同步置数法 般情况任意M 进制计数器的结构分为 3类,第一类是由触发器构成的简单计数器。 第 二类是 由集成二进制计数器构成计数器。第三类是由移位寄存器构成的移位寄存型计数器。 第一类,可利用时序逻辑电路的设计方法步骤进行设计。 第二类,当计数器的模 M 较小时用 一片集成计数器即可以实现,当 M 较大时,可通过多片计数器级联实现。两种实现方法:反 馈置数法和反馈清零法。第三类,是由移位寄存器构成的移位寄存型计数器。 4?实验电路: 十进制计数器 1

图74LS161 (74LS163)外部引脚图 四、实验内容及步骤 1 .集成计数器实验 (1)按电路原理图使用中规模集成计数器74LS163和与非门74LS00,连接成一个同步置数或同步清零十进制计数器,并将输出连接至数码管或发光二极管。然后使用单次脉冲作为触发输入,观察数码管或发光二极管的变化,记录得到电路计数过程和状态的转换规律。 (2)根据电路图,首先用D触发器74LS7474构成一个不能自启的六进制扭环形计数器,同样将输出连接至数码管或发光二极管。然后使用单次脉冲作为触发输入,观察数码管或发光二 极管的变化,记录得到电路计数过程和状态的转换规律。注意观察电路是否能自启,若不能自启,则将电路置位有效状态。接下来再用D触发器74LS7474构成一个能自启的六进制扭环 形计数器,重复上述操作。 2?分频实验 依据实验原理图用74LS163及74LS00组成一个具有方波输出的六分频电路。选择适当时钟输入方式及频率(CP接连续波脉冲),用双踪示波器观察并记录时钟与分频输出信号的时序波形。 五、实验结果及数据分析 1 .集成计数实验同步清零和同步置数的十进制加一计数器状态转换过程分别如下所示: 0000 : 0001 : 0010 : 0011 ; 0100 爲00*卄庇爲爲卄yh 六进制扭环形计数器的状态转换过程如下:

时序逻辑电路习题

触发器 一、单项选择题: (1)对于D触发器,欲使Q n+1=Q n,应使输入D=。 A、0 B、1 C、Q D、 (2)对于T触发器,若原态Q n=0,欲使新态Q n+1=1,应使输入T=。 A、0 B、1 C、Q (4)请选择正确的RS触发器特性方程式。 A、 B、 C、 (约束条件为) D、 (5)请选择正确的T触发器特性方程式。 A、 B、 C、 D、 (6)试写出图所示各触发器输出的次态函数(Q )。 n+1 A、 B、 C、 D、 (7)下列触发器中没有约束条件的是。 A、基本RS触发器 B、主从RS触发器 C、同步RS触发器 D、边沿D触发器 二、多项选择题: (1)描述触发器的逻辑功能的方法有。 A、状态转换真值表 B、特性方程 C、状态转换图 D、状态转换卡诺图 (2)欲使JK触发器按Q n+1=Q n工作,可使JK触发器的输入端。

A、J=K=0 B、J=Q,K= C、J=,K=Q D、J=Q,K=0 (3)欲使JK触发器按Q n+1=0工作,可使JK触发器的输入端。 A、J=K=1 B、J=0,K=0 C、J=1,K=0 D、J=0,K=1 (4)欲使JK触发器按Q n+1=1工作,可使JK触发器的输入端。 A、J=K=1 B、J=1,K=0 C、J=K=0 D、J=0,K=1 三、判断题: (1)D触发器的特性方程为Q n+1=D,与Q 无关,所以它没有记忆功能。() n (2)同步触发器存在空翻现象,而边沿触发器和主从触发器克服了空翻。 () (3)主从JK触发器、边沿JK触发器和同步JK触发器的逻辑功能完全相同。() (8)同步RS触发器在时钟CP=0时,触发器的状态不改变( )。 (9)D触发器的特性方程为Q n+1=D,与Q n无关,所以它没有记忆功能( )。 (10)对于边沿JK触发器,在CP为高电平期间,当J=K=1时,状态会翻转一次( )。 四、填空题: (1)触发器有()个稳态,存储8位二进制信息要 ()个触发器。 (2)在一个CP脉冲作用下,引起触发器两次或多次翻转的现象称为触发器的(),触发方式为()式或()式的触发器不会出现这种现象。 (3)按逻辑功能分,触发器有()、()、()、()、()五种。 (4)触发器有()个稳定状态,当=0,=1时,称为()状态。 时序逻辑电路 一、单项选择题: (2)某512位串行输入串行输出右移寄存器,已知时钟频率为4MHZ,数据从输入端到达输出端被延迟多长时间? A、128μs B、256μs C、512μs D、1024μs (3)4个触发器构成的8421BCD码计数器共有()个无效状态。 A、6 B、8 C、10 D、4 (4)四位二进制计数器模为 A、小于16 B、等于16 C、大于16 D、等于10 (5)利用异步预置数端构成N进制加法计数器,若预置数据为0,则应将()所对应的状态译码后驱动控制端。 A、N B、N-1 C、N+1 (7)采用集成中规模加法计数器74LS161构成的电路如图所示,选择正确答案。 A、十进制加法计数器 B、十二进制加法计数器

第5章基本RS触发器

第5章基本RS触发器 5.同步触发器(同步RS触发器) 目的与要求: 1 掌握时序电路的定义、分类、触发器的特点。 2 掌握基本RS触发器的电路结构、工作原理、逻辑功能。 3 掌握同步RS触发器的工作原理、逻辑功能。 4 掌握触发器逻辑功能的表示方法。 5 掌握时序电路的一些基本概念。 重点与难点:1 基本概念要正确建立。难点:现态、次态、不定状态的正确理解。 2 基本RS触发器的逻辑功能、触发方式。 5.1概述 一、触发器的概念 复习:组合电路的定义?构成其电路的门电路有何特点?组合电路与时序电路的区别? 门电路:在某一时刻的输出信号完全取决于该时刻的输入信号,没有记忆作用。 触发器:具有记忆功能的基本逻辑电路,能存储二进制信息(数字信息)。 触发器有三个基本特性: (1)有两个稳态,可分别表示二进制数码0和1,无外触发时可维持稳态; (2)外触发下,两个稳态可相互转换(称翻转),已转换的稳定状态可长期保持下来,这就使得触发器能够记忆二进制信息,常用作二进制存储单元。 (3)有两个互补输出端,分别用Q和Q 二、触发器的逻辑功能描述: 特性表、激励表(又称驱动表)、特性方程、状态转换图和波形图(又称时序图) 三、触发器的分类:根据 逻辑功能不同:RS触发器、D触发器、JK触发器、T触发器和触发器等。 触发方式不同:电平触发器、边沿触发器和主从触发器等。 电路结构不同:基本RS触发器,同步触发器、维持阻塞触发器、主从触发器和边沿触发器等。 5.2 触发器的基本形式 5.2.1 基本RS触发器 一、由与非门组成的基本RS触发器 1.电路结构 电路组成:两个与非门输入和输出交叉耦合(反馈延时)。逻辑图如图(a)所示。 逻辑符号如图(b)所示。

电子技术习题解答触发器和时序逻辑电路及其实际应用习题解答

第8章 触发器和时序逻辑电路及其应用习题解答 8.1 已知基本RS 触发器的两输入端D S 和D R 的波形如图8-33所示,试画出当基本RS 触发器初始状态分别为0和1两种情况下,输出端Q的波形图。 图8-33 习题8.1图 解:根据基本RS 触发器的真值表可得:初始状态为0和1两种情况下,Q的输出波形分别如下图所示: 习题8.1输出端Q的波形图 8.2 已知同步RS 触发器的初态为0,当S 、R 和CP 的波形如图8-34所示时,试画出输出端Q的波形图。 图8-34 题8.2图 解:根据同步RS 触发器的真值表可得:初始状态为0时,Q的输出波形分别如下图所示:

习题8.2输出端Q的波形图 8.3 已知主从JK触发器的输入端CP、J和K的波形如图8-35所示,试画出触发器初始状态分别为0时,输出端Q的波形图。 图8-35 习题8.3图 解:根据主从JK触发器的真值表可得:初始状态为0情况下,Q的输出波形分别如下图所示: 习题8.3输出端Q的波形图 8.4 已知各触发器和它的输入脉冲CP的波形如图8-36所示,当各触发器初始状态均为1时,试画出各触发器输出Q端和Q端的波形。

图8-36 习题8.4图 解:根据逻辑图及触发器的真值表或特性方程,且将驱动方程代入特性方程可得状态方程。即:(a )J =K =1;Qn + 1=n Q,上升沿触发(b)J =K =1;Qn + 1=n Q, 下降沿触发 (c)K =0,J =1;Qn + 1=J n Q+K Qn =1,上升沿触发 (d)K =1,J =n Q;Qn + 1=J n Q+K Qn =n Qn Q+0·Qn =n Q,上升沿触发 (e)K =Qn ,J =n Q;Qn + 1=J n Q+K Qn =n Qn Q+0=n Q,上升沿触发 (f)K =Qn ,J =n Q;Qn + 1=J n Q+K Qn =n Qn Q+0=n Q,下降沿触发, 再根据边沿触发器的触发翻转时刻,可得当初始状态为1时,各个电路输出端Q的波形分别如图(a )、(b )、(c )、(d )、(e )和(f )所示,其中具有计数功能的是:(a )、(b )、(d )、(e )和(f )。各个电路输出端Q的波形与相应的输出端Q的波形相反。 习题8.4各个电路输出端Q的波形图

第5章 时序逻辑电路思考题与习题题解

思考题与习题题解 5-1填空题 (1)组合逻辑电路任何时刻的输出信号,与该时刻的输入信号有关;与电路原来所处的状态无关;时序逻辑电路任何时刻的输出信号,与该时刻的输入信号有关;与信号作用前电路原来所处的状态有关。 (2)构成一异步n2进制加法计数器需要 n 个触发器,一般将每个触发器接成计数或T’型触发器。计数脉冲输入端相连,高位触发器的 CP 端与邻低位Q端相连。 (3)一个4位移位寄存器,经过 4 个时钟脉冲CP后,4位串行输入数码全部存入寄存器;再经过 4 个时钟脉冲CP后可串行输出4位数码。 (4)要组成模15计数器,至少需要采用 4 个触发器。 5-2 判断题 (1)异步时序电路的各级触发器类型不同。(×)(2)把一个5进制计数器与一个10进制计数器串联可得到15进制计数器。(×)(3)具有 N 个独立的状态,计满 N 个计数脉冲后,状态能进入循环的时序电路,称之模N计数器。(√)(4)计数器的模是指构成计数器的触发器的个数。(×) 5-3 单项选择题 (1)下列电路中,不属于组合逻辑电路的是(D)。 A.编码器 B.译码器 C. 数据选择器 D. 计数器 (2)同步时序电路和异步时序电路比较,其差异在于后者( B )。 A.没有触发器 B.没有统一的时钟脉冲控制 C.没有稳定状态 D.输出只与内部状态有关 (3)在下列逻辑电路中,不是组合逻辑电路的有( D )。 A.译码器 B.编码器 C.全加器 D.寄存器 (4)某移位寄存器的时钟脉冲频率为100KHz,欲将存放在该寄存器中的数左移8位,完成该操作需要(B)时间。 A.10μS B.80μS C.100μS D.800ms (5)用二进制异步计数器从0做加法,计到十进制数178,则最少需要( C )个触发器。 A.6 B.7 C.8 D.10 (6)某数字钟需要一个分频器将32768Hz的脉冲转换为1HZ的脉冲,欲构成此分频器至少需要(B)个触发器。 A.10 B.15 C.32 D.32768 (7)一位8421BCD码计数器至少需要(B)个触发器。 A.3 B.4 C.5 D.10

触发器之间的功能转换

触发器之间的功能转换(考过)(填空)一、转换的目的: 触发器的逻辑功能和电路结构无对应关系。同一功能的触发器可用不同结构实现;同一结构触发器可做成不同的逻辑功能。 二、触发器之间转换的方法: 1、写特征方程 写出已有触发器和待求触发器的特征方程。 2、变换特征方程 变换待求触发器的特征方程,使之形式与已有触发器的特征方程一致。 3、比较系数 根据方程式,如果变量相同、系数相等则方程一定相等的原则,比较已有和待求触发器的特征方程,求出转换逻辑。4、画逻辑图 根据转换逻辑画出逻辑图。 注意: (1)现有触发器的特征方程不能变换。 (2)关键是变换待求触发器的特性方程; (3)难点是解决已有触发器的输入端的接法.

三、注意: 1、触发器之间的转换方法也可适合任何两种逻辑功能触发器之间的相互转换。 2、掌握好触发器之间的转换方法,可使逻辑电路不受触发器类型的控制,能更好的应用自如的设计出更简单的逻辑功能电路。 四、举例 1.D 触发器转换成JK 触发器 (1) 写特征方程 D 触发器的特征方程: D Q n =+1 JK 触发器的特征方程:n n 1n Q K Q J Q +=+ (2) 变换特征方程 变换JK 触发器的特征方程,使之形式与已有D 触发器的特征方程一致。 D Q K Q J Q =+=+n n 1n (3)比较系数,求出转换逻辑 将两个触发器的特征方程进行比较,可见,使D 触发器 的输入为n n n n Q K Q J Q K Q J D =+=,则D 触发器实现JK 触发 器的功能。 (4)画逻辑图 将D 触发器的输入信号用转换逻辑连接实现JK 触发器的功

相关文档
最新文档