Modelsim6.5基本仿真步骤

1、建立文件夹，准备文件

复制以下路径文件到新建的仿真目录下（我的仿真目录是/我的文档/MODELSIM/BASICSIMULATION），

Verilog –/examples/tutorials/verilog/basicSimulation/counter.v and

t counter.v

VHDL –/examples/tutorials/vhdl/basicSimulation/counter.vhd and tcounter.vhd

2、创建work 库

a)打开modelsim 6.5，并选择File > Change Directory，更改到刚才新建的目

录下

b)创建库Select File > New > Library.

c)选择OK

d)创建work后，如下

3、添加编译文件

a)编译counter.v 和tcounter.v

i.选择Compile > Compile，选择后出现如下对话框

ii.先点compile ，编译完成无错后，点击done。

iii.这个时候，library 视图如下：

4、完善设计

a)在命令行输入以下命令

vopt +acc test_counter –o testcounter_opt (全部为小写)

The +acc switch provides visibility into the design for debugging purposes

The -o switch allows you designate the name of the optimized design file

(testcounter_opt). 相当于指定输出文件名

5、加载设计

a)输入下面命令vsim testcounter_opt

b)这样会在sim 窗口中出现这次要仿真的信号。

c)

d)有些时候看不到object 窗口，可输入view objects 命令

6、添加波形查看窗口并仿真成功

a)打开波形查看窗口，输入view wave

b)加载信号到wave 窗口中

i.在sim 窗口中，右键点击test_counter

ii.选择Add > To Wave > All items in region

iii.然后设置仿真时长，点击仿真按键，即可仿真成功。

下面附上两个文件代码，专为懒人。。。。

//

// Copyright 1991-2010 Mentor Graphics Corporation

//

// All Rights Reserved.

//

// THIS WORK CONTAINS TRADE SECRET AND PROPRIETARY INFORMATION WHICH IS THE PROPERTY OF

// MENTOR GRAPHICS CORPORATION OR ITS LICENSORS AND IS SUBJECT TO LICENSE TERMS. //

module test_counter;

reg clk, reset;

wire [7:0] count;

counter dut (count, clk, reset);

initial // Clock generator

begin

clk = 0;

forever #10 clk = !clk;

end

initial // Test stimulus

begin

reset = 0;

#5 reset = 1;

#4 reset = 0;

end

initial

$monitor($stime,, reset,, clk,,, count);

endmodule

// Copyright 1991-2010 Mentor Graphics Corporation

//

// All Rights Reserved.

//

// THIS WORK CONTAINS TRADE SECRET AND PROPRIETARY INFORMATION WHICH IS THE PROPERTY OF

// MENTOR GRAPHICS CORPORATION OR ITS LICENSORS AND IS SUBJECT TO LICENSE TERMS. //

module counter (count, clk, reset);

output [7:0] count;

input clk, reset;

reg [7:0] count;

parameter tpd_reset_to_count = 3;

parameter tpd_clk_to_count = 2;

function [7:0] increment;

input [7:0] val;

reg [3:0] i;

reg carry;

begin

increment = val;

carry = 1'b1;

/*

* Exit this loop when carry == zero, OR all bits processed

*/

for (i = 4'b0; ((carry == 4'b1) && (i <= 7)); i = i+ 4'b1)

begin

increment[i] = val[i] ^ carry;

carry = val[i] & carry;

end

end

endfunction

always @ (posedge clk or posedge reset)

if (reset)

count = #tpd_reset_to_count 8'h00;

else

count <= #tpd_clk_to_count increment(count);

/*****************************************************************

Use the following block to make the design synthesizable.

always @ (posedge clk or posedge reset)

if (reset)

count = 8'h00;

else

count <= count + 8'h01;

******************************************************************/

Endmodule

上面的是需要testbench 文件的仿真方式，，下面来看不用test bench 文件的仿真方式，

按照如下步骤进行：

1、创建一个文件夹，并将要仿真的文件放进去。

2、打开modelsim，并执行File > Change Directory 切换到刚才建的目录下面。

3、建立work 库。

4、在命令行中输入下面命令对要仿真的文件进行编译verilog文件命令是：

vlog XXXX.V

VHDL 文件是：vcom xxxx.vhd

5、加载优化设计单元

在命令行中输入下面命令vsim –novopt counter

6、输入view wave 打开波形查看界面

7、使用创建仿真向导去创建要用的波形。

8、创建reset，，这里要注意是常量

a)选择Create wave

b)选择constant 并点next

c)输入0，点finish

9、接着编辑上面创建的波形

a)选择波形编辑模式，，，，，

b)选择要编辑的波形

c)选择插入一个波形

d)在弹出的窗口输入插入的脉冲时间数据

e)确定后在reset 上面就会产生一个Reset 波形

f)

10、下面讲怎么样在CLK上延伸一个周期。。。

a)先将时间光标定在300ns

b)在图上

时间轴与clk交叉的上升沿地方，点击鼠标右键，，选择Wave Editor > Stretch

Edge 出现下面对话框。

c)

d)输入数据确定后就会clk波形就会发生改变。。。

11、删除一个边沿的方法。。。

a)选择想删除的那一个边沿。

b)就可以了。

c)如下

12、将上面建的波形保存为.do文件。。。

a)点击一下WAVE 窗口，然后快捷键ctrl+s 保存，输入要保存的名称waveedit.do

保存。

13、重新加载这个设计文件。

a)在主窗口中选择Simulate > End Simulation

b)输入命令vsim -novopt counter

14、打开之前生成的波形文件

a)输入view wave

b)选择File > Load

c)双击waveedit.do文件

15、导出刚才创建的波形

a)第一种是导出格式为HDL 格式的test bench 文件。

i.File > Export > Waveform

ii.选择Verilog Testbench （你用什么就选什么）

iii.如果必要的话输入1000 for End Time

iv.在文件名中输入“export”然后点OK

v.

vi.通过以上步骤，modelsim 就根据波形自动创建了一个名为export.v的test bench 文件。

16、运行仿真。。。

a)添加设计信号

i.在对象窗口，右键点击count 并选择Add > To Wave > Selected

Signals.

ii.这样需要仿真的信号就出现在WAVE 窗口里面。

b)在运行时间里面输入1000ns 或者直接执行命令run 1000 就开始仿真

c)仿真结果如下：

d)

17、使用刚才生成的test bench 文件仿真。

a)在命令行，输入vlog export.v

b)在library 的work 类下，，会出现export 文件。

c)输入vsim -voptargs="+acc" export

d)然后输入命令add wave *

e)Run 1000

f)仿真完成后，退出。