实验二 简单时序逻辑电路的设计

实验二简单时序逻辑电路的设计

一、实验要求

1、用verilog HDL语言描写出简单的二分之一分频器及其测试程序；

2、用测试程序对分频器进行波形仿真测试；画出仿真波形；

3、总结实验步骤和实验结果

二、实验原理与内容

在verilog HDL中，相对于组合逻辑电路，时序逻辑电路也有规定的表达方式。在可综合的verilog HDL模型，我们通常使用always块和@（posedgeclk）或@（negedgeclk）的结构来表述时序逻辑。下面是一个1/2分频器的可综合模型。

测试模块的源代码

//———clk_Top.v————

`timescale 1ns/100ps

`defineclk_cycle 50

moduleclk_Top;

regclk,reset;

wireclk_out;

always#`clk_cycleclk=~clk;

initial

begin

clk=0;

reset=1;

#100 reset=0;

#100 reset=1;

#10000 $stop;

end

half_clk half_clk1(reset,clk,clk_out); endmodule

三、实验步骤

1、新建

2、分别输入源程序

3、编译无误后仿真

1）第一个模块（half_clk）

（1）simulate→赋值

（2）add to wave→signals to design

（3）run（波形仿真）

2）第二个模块（clk_Top）

（1）设置simulate（add）

（2）simulate→add to wave→signals to design

（3）run（波形仿真）

四、实验结果

通过实验，用verilog HDL语言描写出简单的二分之一分频器及其测试程序并用测试程序对分频器进行波形仿真测试、画出仿真波形。完成实验要求，达到试验目的，实验结果正确。