武汉理工大学—硕士小论文——高速电路差分线(LVDS)设计

《高速电路差分线设计》

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时间：2012年4月17日

摘要 (3)

关键词 (3)

Abstract (4)

Keywords (4)

第一章引言 (5)

1.1 研究背景 (5)

第二章差分线(LVDS)理论分析 (8)

2.1 差分线基本概念 (8)

2.2 差分线传输数字信号 (9)

2.3 差分阻抗分析 (9)

第三章差分线(LVDS)原理 (13)

3.1 LVDS基本原理和特点 (13)

第四章差分信号设计存在问题以及解决方案 (15)

4.1 差分线的端接 (15)

4.2差分信号的错位与失真 (17)

第五章差分线设计布局布线 (19)

5.1 差分线的设计规则 (19)

5.2 布局布线要点 (19)

5.2.1 LVDS布线的要点 (19)

5.3 差分信号PCB设计要点 (22)

5.3.1 等长 (22)

5.3.2 等距 (23)

5.3.3 差分线对与印制板层叠 (23)

5.3.4 差分线对其他信号的距离 (24)

5.4 低EMI差分线对设计实践 (25)

总结 (26)

参考文献 (28)

摘要：信号完整性是高速电路中要解决的一个首要问题之一，LVDS 则是近年来发展迅速的一种高速传输技术。在LVDS的基本原理和应用分析的基础上，结合实际LVDS收发芯片对几种不同端接、差分线对长度和间距情况下的高速有损传输进行了信号完整性的仿真和分析，通过对比参数改变时由于失配产生反射从而引起的过冲和时序的直观变化。探讨了它们在实际高速数字系统应用中的信号完整性方面的密切关系，为科学合理地应用LVDS技术提供了一定的依据。LVDS 标准ANSI/TIA/EIA-644-A-2001广泛应用于许多接口器件和一些ASIC及FPGA中。文中探讨了LVDS的特点及其PCB(印制电路板)设计，纠正了某些错误认识。应用传输线理论分析了单线阻抗、双线阻抗及LVDS差分阻抗计算方法，给出了计算单线阻抗和差分阻抗的公式，通过实际计算说明了差分阻抗与单线阻抗的区别，并给出了PCB布线时的几点建议。

关键词：LVDS；阻抗分析；阻抗计算；信号完整性

Abstract：The low voltage differential signaling(LVDS) standard ANSL/TIA/EIA-644-A-2001 has become widely popular and is available on hundreds of interface devices and some ASICs and FPGAs．Thousands of systems have successfully implemented high speed interconnect using LVDS．But some incorrect concepts about LVDS are presented in some literature or books．This paper discusses the PCB design for LVDS and corrects some improper understanding．The method of calculation of the characteristic impedance of LVDS is analyzed in detail and the difference between the differential impedance and single line impedance is explained by actual calculation in this paper．Several suggestions are also provided for carrying out the trace 1ayout design of PCB．Keywords：LVDS; impedance analysis; impedance calculation; integrality of signal

第一章引言

1.1 研究背景

在高速数字系统中，随着电路速率和时钟频率的不断提高，高速信号经过互连线时会产生延迟、反射、衰减和串扰等一系列信号完整性问题。当前，信号完整性问题已成为高速数字系统设计是否成功的关键问题之一，尤其对于传输速率达几百Mb/s甚至数Gb/s的高速数字信号更是如此。

低电压差分信号传输(Low V oltage Differential signaling，LVDS)是20世纪90年代才出现的一种新型的适用于高速数据传输的接口技术，最早由美国国家半导体公司提出，在信号完整性方面有良好的性能，可确保铜导线能够支持千兆位以上的数据传输。这种技术的核心是采用极低的电压摆幅高速差动传输数据，可以实现点对点或一点对多点的连接，并具有低功耗、低误码率、低串扰和低辐射等特点，在计算机、通信设备、消费电子等方面得到了广泛应用，并通过TIA/EIA 的确认，成为该组织的标准(ANSI/TIA/EIA-644)。

在实际应用中，往往需要一些设计规则来指导高速电路的设计以确保可靠的数据传输，从而有效运用LVDS技术。迄今为止，仍然有很多方面需要进一步深入研究，如端接便是LVDS在信号完整性方面一个突出的问题。研究者也在不懈努力以寻求好的方案，如D．Chowdhury等对PCB上的高速LVDS信号的级联的差分端接技术深入分析，V．Adsure研究讨论了如何通过嵌入式的边缘端接来提高电路板的信号完整性，尤其是在宽频内谐振点的阻抗问题。

另外，过冲也是应用和可靠性测试中不能准确定位的一个信号完整性因素，常会引起系统性能的永久性下降，而且发现互联问题的仿真是很费时的，也很难提取到准确的寄生参数。M．Nourani等便提出了一种在高速片上系统互连中发现和测量信号过冲的方法，以提高系统的可靠性。

LVDS(低压差分信号)是高速、低电压、低功率、低噪声通用I/O 接口标准，其低压摆幅和差分电流输出模式使EMI(电磁干扰)大大降低。由于信号输出边缘变化很快，其信号通路表现为传输线特性。因此，在用含有LVDS接口的Xilinx或Altera等公司的FPGA及其它器件进行PCB(印制电路板)设计时，超高速PCB设计和差分信号理论就显得特别重要。

LVDS是一种小摆幅差分信号技术，使用很低的电压幅度(100mV 一450mV)通过一对平行的PCB走线或平衡电缆传输数据。在两条平行的差分信号线上，电流及电压振幅相反，噪声信号同时耦合到两条线上，接收端只关心两信号的差值，因此噪声被抑制掉。低电压摆幅使提高数据率和降低功耗成为可能，同时也意味着数据可更快地反转。由于LVDS驱动器是恒流源模式，功耗几乎不会随频率的增加而增大，其单路功耗非常低，按典型电流3.5 mA、终端匹配电阻100 计算，消耗在电阻上的功率只有1.225 mW。

LVDS信号两根差分线产生的磁场彼此抵消，电场相互耦合。电场之间耦合很紧，因而不能泄漏出去，只有稍许边缘场会向外泄漏。所以，LVDS作为差分传输系统，会比CMOS或TTL等信号产生更

小的EMI。

在进行含有LVDS的PCB设计时，关键是要记住LVDS是高速差分信号，它与普通的传输线设计理论有很大不同。但很多资料和书籍上都要求LVDS单线阻抗50Ω、差分阻抗100Ω，这就没有考虑到LVDS的差分特性，把LVDS差分线对当作两根独立的信号线对待。这样既不符合LVDS的特点，也会给初学者造成误解。本文将详细分析单线阻抗与差分阻抗的异同，提出进行高速PCB设计时的几点建议。并结合实际LVDS收发芯片对多种情况进行了高速有损传输的信号完整性的仿真和分析，通过对比改变端接大小、线长和线间距时引起的过冲和时序的直观变化，探讨了它们在实际高速数字系统应用中的信号完整性方面的密切关系，为有效应用LVDS技术提供了一定的依据。

第二章差分线(LVDS)理论分析

2.1 差分线基本概念

差分线对是指一对存在耦合的传输线。差分信号的传输是利用两个输出驱动来驱动差分线对，一根携带信号，另一根携带它的互补信号。我们需要的就是差分线对间的电压差，它携带着要传输的信息。差分信号传输与单端信号传输相比有很多优点：

①抗干扰能力强，因为两根差分走线之间的耦合很好，当外界存在噪声干扰时，几乎是同时被耦合到两条线上，而接收端关心的只是两信号的差值，所以外界的共模噪声可以被完全抵消；

②能有效抑制EMI，同样的道理，由于两根信号的极性相反，他们对外辐射的电磁场可以相互抵消，耦合的越紧密，泄放到外界的电磁能量越少；

③时序定位精确，由于差分信号的开关变化是位于两个信号的交点，而不像单端信号依靠高低两个阈值电压判断，因而受工艺，温度的影响小，能降低时序上的误差，同时也更适合于低幅度信号的电路设计。

差分信号最大的缺点就是会产生潜在的EMI。如果不对差分信号进行恰当的平衡或滤波，或者如果存在任何共模信号，就可能使加在外部双绞线上的差分信号产生EMI问题，另外与单端信号传输相比，传输差分信号需要两倍数量的信号线。还有就是要去理解许多新原理和重要的设计规则。正因为差分信号这些复杂的效应，因此设计的复杂程度大大增加了。

2.2 差分线传输数字信号

如何在高速系统设计中考虑信号完整性的因素，并采取有效的控制措施，已成为当今国内外系统设计工程师和PCB 设计业界的一个热门课题。利用差分线传输数字信号就是高速数字电路中控制破坏信号完整性因素的一项有效措施。

在印刷电路板上的差分线，等效于工作在准TEM 模的差分的微波集成传输线对，其中，位于PCB 顶层或底层的差分线等效于耦合微带线；位于多层PCB 的内层的差分线，正负两路信号在同一层的，等效于侧边耦合带状线，正负两路在相邻层的，等效于宽边耦合带状线。数字信号在差分线上传输时是奇模传输方式，即正负两路信号的相位相差180 ，而噪声以共模的方式在一对差分线上耦合出现，在接受器中正负两路的电压(或电流)相减，从而可以获得信号，消除共模噪声。而差分线对的低压幅或电流驱动输出实现了高速集成功耗的要求。

2.3 差分阻抗分析

图2是典型的单根迹线(trace)，其特性阻抗为0Z ，通过电流为I 。

根据欧姆定律，线上任何点的电压为v=0Z I 。

图2 单根传输线

若是两根相邻迹线，如图3所示，其中线1特性阻抗为11Z ，相当

于图2的Zo ，电流为1I 。线2特性阻抗为22Z ，电流为2I ，2。当将线

2靠近线l 时，线2的电流2I 就耦合到线1，耦合系数为K 。同样地，

线l的电流，l也耦合到线2，耦合系数也为K。

图3 两根传输线

根据欧姆定律，线1和线2上任何点的电压为：

定义，则上述方程变为：

该方程可推广到任意数目的迹线，并可表示成矩阵形式。

在特殊情况下，若是差分线对，如图4所示，由式(1)和式(2)，并注意到差分线对是平衡、对称的，有：，且。因此，上述方程变为：

图4 差分线对

由于是差分线对，故有：。现在计算差分线对中单根线的特性阻抗(在差分线对中，单取一根时称“单模”阻抗，通常也叫“单端”阻抗)。线1的特性阻抗是电压除以电流，即

为防止反射，该线合适的终端匹配电阻应等于0Z 。在平衡差分线

对的特殊情况下，线2的特性阻抗与线1相同。

下面计算差分线对的总特性阻抗(称为差分阻抗)。假定此时用一个接地的电阻对差分线对进行阻抗匹配，因2I = -1I ，，故没有电流流

过地线，因而没有必要将电阻接地。事实上，为了将差分信号线对与地噪声隔离，甚至有人建议不要将电阻接地。所以标准的阻抗匹配如图4所示，在线l 与线2之间只需要一个电阻，该电阻应等于线l 与线2单模电阻之和，即

或

由于12Z 的值不知道，所以diff Z 的值就不能得到。12Z 与耦合系数K

有关。美国国家半导体公司公布了差分阻抗的计算公式，其中，微带差分线为：

带状差分线为：

式中各符号的定义如图5所示。

图5 微带线与带状线结构

Z为按传统定义的特性阻抗，其中，微带线为：0

带状线为：

第三章差分线(LVDS)原理

3.1 LVDS基本原理和特点

LVDS的工作原理如图1所示。驱动器由一个恒定电流源(通常为3．5 mA)驱动一对差分信号线组成，接收器有很高的DC输入阻抗，几乎不会消耗电流，与传输线阻抗匹配的终端电阻(约为100 )跨接在两条差分信号线上，并尽可能靠近接收器输入端，绝大部分的驱动电流将流经100的终端电阻，并在接收器输入端产生大约350mV的压降。当驱动状态反转时，流经电阻的电流方向改变，于是在接收端产生了一个有效“0”或“1”的逻辑状态。

图1 LVDS工作原理图

LVDS技术在速度、噪声/EMI、功耗、成本等方面有着众多优点：高速传输能力LVDS驱动器能以超过155．5 Mb/s的速度驱动双绞线对，距离超过10 m。ANSI/TIA/EIA-644标准中就推荐了655 Mb/s的最大速率和1．923 Gb/s的无失真媒质上的理论极限速率。

低噪声：因为低电压摆幅、低边沿速率、奇模式差分信号以及恒流驱动器，LVDS产生的电磁干扰低。当差分传输线紧耦合时，噪声抑制能力更强。

低功耗：LVDS器件用CMOS工艺实现了低的静态功耗；恒流源模式驱动设计降低系统功耗，并极大地降低了k的频率成分对功耗的影响。

节省成本：LVDS器件用低成本的电缆线和连接器件就可以达到很高的速率。LVDS产生极低的噪声，噪声控制和EMI等问题也迎刃而解。，-

集成能力强：由于可在标准CMOS工艺中实现高速LVDS，因此用LVDS模拟电路集成复杂的数字功能是非常有利的。

此外，由于是低摆幅差分信号技术，其驱动和接收不依赖于供电电压，因此，LVDS比较容易用于低电压系统中而保持同样的信号电平和性能。LVDS内集成的串行化器和解串行化器使它能在一个芯片上集成许多通道。差分信号能承受高电平的切换噪声，因而能用大规模数字电路进行可靠的集成。无论其传输介质是电缆还是PCB走线，都必须与终端匹配，以减少不希望的电磁辐射，提供最佳的信号质量。LVDS接收器具有高度的安全性，当输入引脚均处于浮动状态时，接收器的安全功能可以防止输出出现振荡。LVDS不需要地平面或电源平面的连续性和完整性。

第四章差分信号设计存在问题以及解决方案

4.1 差分线的端接

差分线当差分信号达到开路终端时，将会受到一个很大的阻抗并反射回来。如果不对此反射加以控制，它可能会超过噪声容量引起过度噪声。减少反射的一种方法就是差分对末端加上一个与差分匹配阻抗的电阻性阻抗。例如，如果这条线的差分阻抗设计为100Ω，这个电阻应该跨接在两条信号线之间以便差分信号能感受到它的阻抗。

差分线的端接要满足两方面的要求：逻辑电平的工艺要求和传输线阻抗匹配的要求。因此，不同的逻辑电平工艺要采用不同的端接。本文主要介绍2种常见的适于高速数传的电平的端接方法：

①LVDS电平信号的端接。

LVDS是一种低摆幅的差分信号技术，它上面的信号可以以几百Mhp8的速率传输。LVDS信号的驱动器由1个驱动差分线的电流源组成，通常电流为3．5 mA。它的端接电阻一般只要跨接在正负两路信号的中间就可以了，如图6所示。

图6 LVDS信号电平的终端匹配形

LVDS信号的接受器一般具有很高的输入阻抗，因此驱动器输出的电流大部分都流过了100Ω的匹配电阻，并产生了350 mV的电压。有时为了增加抗噪声性能，差分线的正负两路信号之间用2个50Ω的

电阻串联，并在电阻中间加1个滤波电容到地，这样可以减少高频噪声。随着微电子技术的发展，很多器件生产商已经可以把LVDS电平信号的终端电阻做到器件内部，以减少PCB设计者的工作。

②LVPECL电平信号的端接。

LVPECL电平信号也是适合高速传输的差分信号电平之一，最快可以让信号以1 GBaud波特的速率传输。它的每一单路信号都有一个比信号驱动电压小2 V的直流电位，因此应用终端匹配时不能在正负两条差分线之间跨接电阻(如果在差分线之间跨接电阻，电阻中间相当于虚地，直流电位将变成零)，而只能将每一路进行单端匹配。

对LEPECL信号进行单端匹配，要符合2个条件，即信号的直流电位要为1．3 v(设驱动电压为3.3 V，减2后，为1.3 V)和信号的负载要等于信号线的特性阻抗(50 Ω)。因此可以应用以下理想的端接方式：

在实际的工程设计中，增加一个电源就意味着增加了新的干扰源，也会增加布线空间(电源的滤波网络要使用大量的布线空间)，改变电源分割层的布局。因此在设计系统时，可以利用交直流等效的方法，对图7中的端接方式进行了等效改变。

图7 LVPECL信号理想的端接方式

在图8中，对交流信号而言，相当于120Ω电阻和82 Ω电阻并联，

经计算为48.7 ；对于直流信号，两个电阻分压，信号的直流电位为：3.3 * 82／(120+82)=1．34 v。因此等效结果在工程应用的误差允许范围内。

图8 常用的LVPECL信号的端接方式

4.2差分信号的错位与失真

差分信号中所有的信息量都由差分信号携带，因此保持差分信号的信号质量很重要的。它由下列原则决定：

(1)使用可控差分阻抗线。因为当存在两个具有不同阻抗的信号线时，

差模和共模可以相互转化。对于射频(RF)，这些阻抗主要由走线(或内连电缆)的物理布线相关的导体或梳妆电容和电感决定。

(2)使差分线对中不连续的地方最小化。

(3)在远端对差分信号端接。

此外，由于差分线的不对称以及驱动器的偏斜，会造成差分信号的失真。两种差分驱动器跳变时的错位会使信号失真。总得来说，如果某些因素使一条线受到影响，而一条未受影响，差分信号就会失真。还有一些其他的方面的不对称因素也会潜在地使差分信号失真，因为不对称因素都会使差分信号转换成共模信号。

错位与失真还会产生一些影响。如果驱动器和接收器对共模信号不

敏感，则产生的共模信号就问题不大，毕竟典型的差分驱动器有很好的共模抑制比(CMRR)。但是共模信号能显著增加EMI。要设法使从机壳缝隙或电缆中泄漏出来的共模信号降到最低，这个非常关键的。

第五章差分线设计布局布线

5.1 差分线的设计规则

在做PCB板的实际工作中，应用差分线可以很大程度上提高信号线的抗干扰性，要想设计出满足信号完整性要求的差分线，除了要使负载和信号线的阻抗相匹配外，还要在设计中尽量避免阻抗不匹配的环节出现。现根据实际工作经验，总结出以下规则：

①差分线离开器件引脚后，要尽量相互靠近，以确保耦合到信

号线的噪声为共模噪声。一般使用FR4介质时，50 Ω布线

规则(差分线阻抗为100 Ω)时，差分线之间的距离要小于0．2

mm；

②号线的长度应匹配，不然会引起信号扭曲，引起电磁辐射；

③要仅仅依赖软件的自动布线功能，要仔细修改以实现差分线

的阻抗匹配和隔离；

④量减少使用过孔和其他一些引起阻抗不连续的因素；

⑤要使用90 走线，可用圆弧或45 折线代替；

⑥信号线在不同的信号层时，要注意调整差分线的线宽和线

距，避免因介质条件改变引起的阻抗不连续。

5.2 布局布线要点

5.2.1 LVDS布线的要点

通过以上分析可以得出结论，LVDS布线与普通CMOS或TTL信号布线有所不同，应注意以下几点：

a)保证阻抗匹配。由于LVDS通常用来传输高速数据信号，要求

具有快速变化的边缘斜率，PCB迹线要作为传输线看待，长度超过2 cm时应该进行阻抗控制，同时需要进行阻抗匹配，其范围为90Ω--110 Ω之间，典型值100 Ω。要选用表面安装厚膜无引线贴片电阻(如0603或0805)，尽可能靠近接收器放置。

b)将LVDS的两根迹线作为一个信号看待。LVDS通过“一对”迹线传输一路信号，线对的两根线应尽可能靠近并且与其他信号远离。线对中的每根线都应该在同样的电气通道上传输，这样可以把对外的辐射减至最小，并且最大程度地抑制共模干扰。为使扭曲(Skew)最小，两根差分迹线长度应相等，电长度的不同会产生电位差。相位差会破坏差分信号的磁场抵消作用并且产生EMI，减小接收器扭曲裕量(skew margin)，削弱系统性能。总的原则是将差分线对长度误差限制在100 mils(1 mil等于千分之一英寸)内。

c)保持阻抗连续。阻抗不连续会使反射增加，这会降低信号质量并产生共模噪声。共模噪声不利于消除差分线的电磁效应并且产生EMI。差分线对的两根线的距离应最小化，以保证接收器对共模干扰的抑制。在PCB上，这个距离应保持恒定以避免差分阻抗不连续，并使过孔数目最少。迹线需要转向时使用弧形走线或450走线，不要使用900走线。

d)保持LVDS与单端信号距离足够大，最好将LVDS与CMOS或TTL信号分层布线。如果LVDS信号与单端信号不能留有足够的距离，单端信号就会对差分线对造成干扰，靠近单端迹线的那根线受到的影响更大些。由于两根迹线受到的干扰不同，LVDS接收器就不能