EDA实验4位加法器

实验7 4位二进制并行加法器的设计

一、实验目的

学习加法器的设计、仿真和硬件测试，进一步熟悉Verilog设计技术。

二、实验条件

1、PC机一台。

2、开发软件：Q uartusII。

3、实验设备：GW48-CK EDA实验开发系统。

4、选用芯片：ACEX系列EP1K30TC144-3。

三、实验原理

多位加法器的构成有两种方式：并行进位和串行进位。并行进位加法器设有进位产生逻辑，运算速度较快；串行进位方式是将全加器级联构成多位加法器。并行进位加法器通常比串行级联加法器占用更多的资源。随着位数的增加，相同位数的并行加法器与串行加法器的资源占用差距也越来越大。因此，在工程中使用加法器时，要在速度和容量之间寻找平衡点。

实践证明，4位二进制并行加法器和串行级联加法器占用几乎相同的资源。这样，多位加法器由4位二进制并行加法器级联构成是较好的折中选择。

图1 4位二进制并行加法器原理图

四、实验内容

1、编写图1 所示4位二进制并行加法器的Verilog程序，并在Quartus II上对4位加法器进行编译、仿真。

2、实验内容2：引脚锁定以及硬件下载测试。

目标器件是ACEX1K30，建议选实验电路模式1，键1可输入4位加数（此值显示于键对应的数码管上）；键3可输入4位被加数（此值显示于键对应的数码管上）；加法器最低进位位由键8控制；加数和显示于数码管5；加法器溢出位由发光管D8显示。

五、实验报告：将实验原理、硬件测试实验结果写进实验报告。

六、参考资料

1、4位加法器的参考程序：

module adder4(cout,sum,ina,inb,cin);

output[3:0] sum;

output cout;

input[3:0] ina,inb;

input cin;

assign{cout,sum}=ina+inb+cin;

endmodule

2、参考管脚设定

图2 4位加法器参考管脚设定

实验报告：根据实验内容写出实验报告，包括实验目的，实验原理，实验内容，程序设计或原理图；给出程序分析报告、仿真波形图、硬件下载实验结果及其分析报告。