全志科技2015校园招聘IC设计笔试题

一（10分）：x,y,z位宽为8bit，c位宽为4bit，a=1’b1;b=8’h12;如果c=~a; x=b+{~a}; y=b+~a; z=b+c;则x,y,z用2进制数表示分别是多少？

二（10分）用基本门电路（与，或，非）画出2个bit的数据相加的加法器。

三（10分）请阐述下PVT三项因素对数字电路的影响

四：（10分）下面一段组合逻辑，改错

module select(sel,a,b,c,out);

input [1:0] sel;

input [1:0] a,b,c;

output [2:0] out;

reg [2:0] out;

always @(a,b,c)

if(sel==2’b00)

out=a+b;

else if(sel[1])

out=b+c;

endmodule

五：（15分）请判断以下概述是否正确，并针对错误描述简述原因

1：数字电路设计中竞争和冒险会带来电路上的毛刺，需要加入RC滤波电路滤除

2：如果DFF的Hold时间不满足，通常可以通过降低时钟运行速度来解决

3：DFF的setup时间是根据DFF与DFF之间的时序路径分析出来的，把时钟变慢可以有效增加DFF的setup时间

4：同步电路和异步电路区分的主要方式是看是否使用的同一个时钟

5.异步reset信号因为和时钟是异步的，因此不需要加时序约束

六（15分）现有如下电路，信号A，B，C都是1bit信号，假设一级门延时为0.5ns，组合逻辑L1、L2的延时分别为5级门延时、7级门延时（注：不可拆分）；各DFF的延时，Setup 和Hold时间都是相当于1级门延时；如果D和E等其他路径为非关键路径，请问：该电路最高速度为多少？如果该电路设计目标分别是200MHz，该如何修改电路？

七：时序报告分析：

原来拍的看不清类似于这种类型的题目：

题目：

（1）该分析路径的时钟约束为多少MHz？

（2）该路径分析是否有violation存在？请给出结果和计算过程（3）改分析路径sign off 最快能运行Mhz，请给出计算过程

这是原图：

八（15分）假设某PLL输入时钟为24MHz，4bit factor n，其输出公式为24*（n+1），PLL 在开启及factor变化时会出现一段时间的失锁状态（输出不稳定），用verilog设计一个检测电路，产生PLL的锁定信号。