ALLEGRO 积累

ALLEGRO 问题累积

Q: Allegra中颜色设置好以后，应该可以导出相关设置文件，下次碰到不同设置的板子，看着难受就可以直接读入自己的文件改变设置了A:16.2版本的可以这样做：file->export->parameters,选中颜色就行了，其它的参数一样可以保存。

Q:ALLEGRO 自动布线后,为直角.如何调整成45度角走线

A: ROUTE --GLOSS---PARAMETERS---CONVERT CORNET TO ARC

一、群组布线;群组布线包括总线布线和一次布多外Trance.

1.一次布多个Trance .鼠标左键进行选择多外PIN,或VIA. 同时可以在布线过程中用右键切换到单线模式。群组布线只能在一个层中，不允许打过孔。也可以在群组布线过程中，右键，“CHANGE Control Trace”

Cadence CIS即原理图中，放大缩小缩小的快捷键按住CTRL键+鼠标中间滚轮）

5. ALLEGRO 出光绘文件前，最好加个PHOTO_OUTLINE,确认输出光绘文件的范围

Class: manufacture — Subclass: photoplot outline

6. 光绘设置详解https://www.360docs.net/doc/4813606066.html,/bbs/viewthread.php?tid=28&page=1

ALLEGRO 标注 1. dimension linear : 对于比较规则，简单的板子，通常采用.

2.dimension datum ：对于较复杂的板子可以采用。

先确定一个基准点，接下来对每个点所标注的数据都是相对基准点的坐标值。

Manufacture------dimension/draft -----dimension linear / dimension datum

2.表层铺铜时，由于铺铜和PIN 的间距问题，在PIN 和PIN 之间经常产生一些尖角。

产生这种原因的解决办法：

一。一个一个修改Boundary

二。直接操作：在Add Shape 后，shape ---parameters 里，Create pin Voids 选中IN line 3.

倒角

Manufacture------dimension/draft――Fillet 圆角

Manufacture------dimension/draft――Chamfer 斜角

以上操作只对LINE 画的外框有效，而对Shape 无效。

实时显示走线的长度

Setup—user Preferences ETC栏中勾选ALLEGRO etch length on

LAYOUT 中，使用AUTO Rename

具体操作：首先将不需要Rename 的元件FIXED 然后选择：logic -----auto rename Refdes---rename ………..

6. Display

SETUP------user preference------………

7. ALLEGRO中如何查找元件：、用Display ----element 或都-Display-----Highlight 然后在FIND 标签中的”FING BY NAME ”下拉SYMBOL，填入所查找的元件编号，ENTER。

重复点：依据板子外形OUTLINE 画出Route-keep in等层时（相当于Shape）做法：

Shape—compose shape .FIND标签中过虑器选择好。点选外框线。最后选择DONE 可以完成操作。

文件中的所有线束看起来都是一个的大小，原因是（15.X版本）Setup-user preference 中。DISPLAY 中的nolinewidth 被勾选上。只需去掉勾选即可。

ORCAD，原理图库的中管脚名称不能重复。（电源管脚除外）设置成电源管脚时，只需将管脚属性设置成POWER.

Allegro设计PCB经验

1、做元器件封装时,没有电气连接的焊盘,定义pin number 应该为多少?

答：放焊盘时，应该选择Mechanical

2、在allegro中,如何加泪滴？

答：

1.要先打开所有的走线层，执行命令route->gloss->parameters..,出现对话框，点选pad and T connection fillet，再点其左边的方格，点选circular pads,pins,vias,T connections./OK/GLOSS即可。

2.route->gloss-> add fillet

注: 无论加泪滴还是删掉泪滴，一定要先打开所有的走线层，否则，没打开的走线层就不会有执行

3、（1）尺寸标注最好用1x0.3大小的箭头, 设置为：

arrow -> 3point

head length：1.0

head width：0.3

（2）尺寸标注文本设置为：Text block: 3

4、问：Allegro层的切换用什么快捷键呀?

用" -"" +" 号切换!

5、如何实现线框的COPY? 做元器件封装时,有没有办法把Package Geometry -> silkscreen_top 的线COPY 到Package Geometry -> Assembly_top ?

选copy，点中silkscreen 线框，把复制的线框拖离原线框，然后再change到assembly，把assembly线框mov回原线框位置，完成复制。

6、Display_Top层、Assemble_Top层和Silkscreen_Top层有什么区别？

7、做元器件封装时,焊盘能不能更换?不是删除再放. 比如：smd91x17.pad 换成smd91x16b.pad。

→

然后点击Replace 。

8、差分线、蛇型线、等长线这三类线如何设置?又是如何画出来的?

9、盲孔（Blind vias）是将几层内部PCB与表面PCB连接，不须穿透整个板子，埋孔（Buried vias）则只连接内部的PCB。

10、能否只关闭覆铜而保留走线（etch）？

可以！点SETUP 菜单下的Uers Preference…(参数设置) 选项，选择右边SHAPE选项把no_shape_filt 勾上。

11、做元件怎么改放好的焊盘编号?

打开Pin_Number层，用Edit-->Text来修改。

12、怎样在allegro里把PCB板整个旋转90度呢？

选中MOVE命令（在Options下面的Point选择User Pick，在Find里勾上所有你要的）

右击选中Temp Group

选中整个板子（也可选择你需要的一部分或几部分）

右击选中Complete

点击一点作为User Pick

右击选中Rotate

就可以旋转了

13、在Allegro中,如何设置不同网络有不同的颜色?

hilight---在旁边控制栏里面的options选颜色，在finder里面勾net，输入要高亮的网络名，或直接点网络飞线。

14、对整修原理图重新编号

Tools – Annotate …

15、怎么把一个元件分成两部分画? Capture绘制元件库时，怎么分成part1、part2?

点选菜单View下面的Next part就可以了！

在新建库下面有个package type选项.

homogeneous:同类的.

heterogeneous:不同类的,异类的.

若你想做两个相同的PART,则选择第一项,同时将parts per PKG.改为2,即可. 若你想做两个不同的PART,则选择第二项,同时将parts per PKG.改为2,即可.

16、在原理图中画好的器件,现在在库中修改了,怎么才能把它在原理图中更新(不通过删除原来的器件,重新放置) ?

17、在allegro中,如何锁定元器件?

点击选择要锁定的元器件。

18、allegro中,在关了网络飞线的情况下,移动元器件时,能否显示网络飞线?

只要这两个都不打勾，本来显示了飞线，然后，移动时是可以显示飞线的

19、装配层assembly与丝印层silkscreen都要放置元件序号吗？

IC元件必須在裝配面(Assembly)及丝印SilkScreen面製作Reference Designators（RefDes），选择“Layout”——“Labels”——“RefDes”便可以在options中设置了，Assembly之RefDes放在元件內，Silkscreen之RefDes放在元件外。

问:铺铜部分有没有单独的显示设置.我想把铺铜关隐了.

答: 可以只显示轮廓吧setup----user--------- pre........SHApe------- display_fill 勾选no shape_fill这样铺铜只显示轮廓

ALLEGRO 拼板

可能不是叫拼版，只是叫合并。不过我觉得效果是一样的。

把一块pcb与另一块pcb合并的方法（net 还在）

1，打开pcb1，在tools选择create module，然后选中整个pcb，在命令行里输入pick origin。生成*.mdd文件，放在pcb2的目录下

2，打开pcb2，在place选择manually，在advancedsetting内勾上library。在placement list 上的module definitions会出现刚才生成的*.mdd文件

allegro布线完成后如何修改线宽

一.如果要改变整个一条导线的宽度 1.在find栏里选择Cline

; 2.在PCB中选择要改的导线，点击右键，选择Change Width 3.在对话框中输入你想要的线宽

3如果要改变整个导线中某一段导线的宽度

1.在find栏里选择Cline Segs

2.在PCB中选择要改的导线，点击右键，选择Change

3.在对话框中输入你想要的线宽

edit\change，find栏里选上cline,options里有个linewidth在框框中输入你需要的线宽，然后点击需要修改的clineedit\change，find栏里选上cline,options里有个linewidth在框框中输入你需要的线宽，然后点击需要修改的cline

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CADENCE orcad:

问题：#2 Warning [ALG0016] Part Name "CAP _POL_CAPAE1030X1050N_35V/330U" is renamed to "CAP _POL_CAPAE1030X1050N_35V/33".

[ _)`,]4h l x;W:F

解释1. 这个警告有时不可避免，allegro对相关的属性名称进行合并，超过一定数量的字符就截掉；在命名规范的前提下就不考虑这个警告了。z4a w \ Q t!N无法根治.解释2 。这个#2 Warning [ALG0016] Part Name

6T v u P!a 之类的错误在于你建立元件原理图的时候你的原件Value值太长了超过32个字符,从而使系统在进行命名规范的时候溢出,而出错,很简单的,只写关键元件名,比如

改线宽的改字体宽

在Allegro中如何更改字体和大小（丝印，位号等）

Aallegro 15.2:

setup->text sizes

text blk:字体编号

photo width: 配置线宽

width,height:配置字体大小

改变字体大小：edit->change，然后在右边控制面板find tab里只选text（只改变字体）然后在右边控制面板options tab里line width添线的宽度和text block里选字体的大小。最后选你准备改变的TEXT。

框住要修改的所有TEXT可以批量修改

allegro 16.0: setup->design->parameter->text->setup text size

text blk:字体编号

photo width: 配置线宽

width,height:配置字体大小

改变字体大小：

edit->change，然后在右边控制面板find tab里只选text（只改变字体）

然后在右边控制面板options tab里line width添线的宽度和text block里选字体的大小。class->ref des->new sub class->silkscreen_top

最后选你准备改变的TEXT,框住要修改的所有TEXT可以批量修改,

注意：

如果修改顶层丝印要先关掉底部丝印层,silkscreen_bottom和display_bottom

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在建封装的时候可以设定:你可以在做做封装的时候就把线宽的值填上,也可不填,在出光绘时,在Undefined line width填上线宽的值.即可

－7．如果过孔不盖绿油，

在出gerber时，via class/soldermask subclass加进soldermask film就可以了导出的gerber文件用CAM350导入,有SOLDERMASK层的地方就是不盖绿油的地方．

-6. CADENCE 特殊规则设置：

思路：先设置一个规则x，再设置一个区域，该区域的规则采用规则x(通常也认为是为该规则分配一个约束x)

-5. 下面的解决方案适用于,多个零件同时围绕一个点旋转,而不是围绕各自的一点旋转.

1.Edit->Move,在Options中Rotation的Point选User Pick,

2 再右键选Term Group,按住鼠标左键不放并拉一个框选中器件,多余的可用Ctrl+鼠标左键点击去掉.

3. 选好需整体旋转的器件后,右键complete.

4. 提示你Pick orgion,鼠标左键选旋转中心.

5 下面右键选rotate, 即可旋转了.

-4. 按原理图方式进行摆放元件。

ALLEGRO不支持按原理图方式摆放，但可用代替方式来进行，在capture中建立用户自己定义的属性。

A. 在文件*.dsn中，选中一个page 。edit --browers ---parts 选择OCCURENCES ----OK 选中所有元件——ETIT-- PROPERTIES------new ---弹出对话框NAME: 输入PAGE VALUE：输入1, 单击OK后，可以持到多出一个属性值Page 1

B. 单击OK关闭BROWERS _SPREADSHEET对话框，关闭PARTS页。

C. 重新创建工程网络表，以便把新加的属性加入到网络表中。注意生成网络列表的过程时，"create pcb Editro Netlis" 右边的SETUP 后，configure file 后边的EDIT，把PAGE=YES 加入到配置文件中，保存。再后，勾选“create or update PCB editor bord (NETREW)”ALLOW USER DEFINED Prop 一定要色选上。生成网络表，

D. allegro 导入网络表。注意导入时，勾选上CREATE USER-DEFINED PROPERTIES

E. 导入后，PLACE ---PLACE by PROPERTY/VALUE.下拉，选择page及其它。

-3. ALLEGRO做元件封装（symbol)选用的焊盘不对，如何批量替换：tools--- padstack--- replace （具体忘了，就在这个文件菜单下，还是注意OPTIONS选项）ALLEGRO好像所有操作都得注意OPTIONS选项啊。

-2. allegro在放置LINE时注意设置好线宽。（放好后修改的话，EDIT——CHANGE——options里设置好宽度——点先需要修改的LINE ）

-1. ALLEGRO 测量工具单位的设置：MANUFACTUE—dimension/draft—parameters——选择测量工具单位

并且可以设置校注的形状，字符大小等与标注相关的东西。

0. ALLEGRO 边框线（outline）的修改：EDIT --DELETE 选中要编辑的LINE 右键CUT 把OUTINE 的线剪断，然后Edit edit>vertex 移动顶点。（NND.外框编辑太麻烦了。总不能每次都DXF导入吧，谁有好招？？？）

display--color visibility ---弹出颜色设置对话框，在最上面选择“NET”通常默认的为“LAYER”即通常我们进行的各种层颜色设置。

选好自己想设置的颜色。----OK !

2.ALLEGRO 添加和删除泪滴

ROUTE----GLOSS----PARAMETERS... 选择“PAD AND T CONECTION FILLET”

单击“PAD AND T CONECTION FILLET”前面的按钮，弹出具体的各种类型的泪滴设置，添加和删除泪滴可在GLOSS---ADD FILLET /DELETE FILLET 中进行。

3.allegro 如何设置route keepin,package keepin

如何根据自己导入的DXF文件做一个route keepin,package keepin图形的文件而不用自己手动画呢？

1.setup->area->route keepin,package keepin ->画框

2.edit ->z-copy-> options（标签）->package keepin,route keepin->offset->50->点击外

框（即导入的DXF外形边框）

4.电源网络高亮介绍

不同的电源或者地网络高亮以不同的颜色，使该板的电源分布状态一目了然，便于布线和分割电源平面与地平面。其命令为：Display=>Hilight 或者点击工具栏图标“”，右边参数设置窗口如下：

Options栏设置高亮的颜色

5.PCB检查

1. 板的外形尺寸是否和规划一致

2. 接口器件的布局是否到位

3. 退藕电容的布局是否合理 4 匹配电阻的布局是否合理 5 时钟模块的布局是否合理 6 复位电路的布局是否合理7 MARK 点放置

6.测量的命令Display=>Measure或者工具栏

7.生成钻孔文件选择菜单Manufacture->NC->NC Parameters

8.输出artwork 在输出底片文件之前，需要确认一下动态铜的参数。

选择菜单Shape->Global Dynamic

Params 弹出Global Dynamic Parameters 对话框，

9. 对于两层板也可以使用EDIT --split plane 来进行铺铜。

首先用选LINE options 选择ANTI--ETCH 规划出各个电源网络，然后用edit _ split plane __create .........

#Allegro

Allegro等长线Xnet约束设置

Allegro等长线Xnet约束设置 2010-11-11 11:31:00| 分类：cadence,orcad,al | 标签：|字号大中小订阅 Allegro中等长约束： 1排阻等设置为Xnet：Analyze->SI/EMI Sim->Model YES 2, 直接在DevType Value/Refdes中选择要设定Model 的器件或直接在板子上点选要设置Model的器件; 3, 点选Create Model,建立该零件的Model,(如果已经有该零件的Model,并在前面定义,然后 Find Model即可,这里主要介绍没有的情况) 在出现对话框中选择Create ESpiceDevice model,点击OK ModelName: 输入产生Model的名字 Circuit type: 选择Type, 电阻,电感或电容 Value: 值 Single Pin: 各Pin的连接顺序, 中间为空格, 这里要注意要看零件的pin的排列, 1 2 3 4 5 6 7 8,就是: 1和2是一个电阻,其它同理所以如果就是普通电阻电容那就更简单了. Common Pin: 这里不用管它,空着就可以. 上面都输入好了就点击OK,完成Model的建立. 点击OK退出就可以发现连接该排阻的两边的Net都有了个Xnet属性: 这样就可以搞定Xnet,很简单吧! 下面就开始等长设置吧! 第二部分针对Xnet部分的等长设置设置好了Xnet后就可以在Allegro中设置该Xnet的等长了,有两种方法可以设置Xnet的等长. 第一种, 使用Edit>Properties定义注意必须使用Pin Pair 才能定义Xnet等长 RELATIVE_ PROPAGATION_DELAY= GroupX : G : U1.5 : U2.4 : 0 : 20 在没有定义Xnet之前这样定义时会提示错误的其它的和前面的等长设置方法都一样. 第二种, Constraint Manager 设置 1, 开启Constraint Manager, 点选菜单Setup>Electrical Constraint Spreadsheet或直接点击工具栏出现Constraint Manager 窗体:

allegro等长设置总结.doc

对于专业的PCB layout人员，等长的置自然如家常小菜般常见而对于一些硬程师，由于不常lay比较复杂PCB般，通常又要忙些其他的事情，在一块儿就涉及的比较少了，不熟悉等长的置就显得一点儿也不奇怪了而有时，衡性比，硬程师感觉没必要把一些简单的高速外包，就亲自操刀，时就会遇到各种他们感觉很奇怪的问题曾过几个客户，他们都向请教过一个问题 allegro怎置等长当时向他们讲解如何操作，根据来馈的结果，貌似效果不好于是就准备亲自动手整理一篇相对比较全的等长置文档，希望次碰到客户需求时，篇文档能搞定等长置的问题开始之前，先说一什置等长方面的理论，并没有深入地探究过，只知其然数逻辑中，数据的传输是按规定的时序进行的，信号在传输线有自己的延时，如果信号线长度差别较大，对应的延时就会有较大的差别，时信号间时序可能会紊乱，导芯不能常收发数据简单的说，信号线间的等长控制，就是了时序的配在计中，比较常见的就是信号线和时钟之间的误差关于误差值，再探讨一接来进入题需要控制等长的信号线，绝不是一根，样们可根据情况进行分类处理里 DDR2 例，介绍如何通过BUS来置等长束打开CM，进行电气规置，如图想必个计者，哪些信号应分在一组，自己应心里很清楚在们打开CM的电气规，先进行分组，如的案子，有两 DDR2，就把数据线 8根分一组，然在加组信号的数据锁信号和掩码信号关于BUS的置操作，如图

简单说一骤选中信号---右键选择create---接着选择菜单中的BUS 接来会弹一个对话框，如图在BUS栏中填合适的称，点 OK就完了BUS的建如果建BUS ，发现某一个信号或者几个信号漏选了，时再把它们添加进才的BUS就可了如图样会弹对话框，如如就完了BUS的建个人认在里对信号建BUS进行分，显得更加有条理

Allegro16.6约束规则设置详解_SCC

Allegro16.6约束规则设置详解前言：本文主要讲解Allegro16.6约束管理器的使用，从基本约束规则到高级约束规则的设置。目录：一、基本约束规则设置 1、线间距设置 2、线宽设置 3、设置过孔 4、区域约束规则设置 5、设置阻抗 6、设置走线的长度范围 7、设置等长 7.1、不过电阻的NET等长 7.2、过电阻的XNET等长 7.3、T型等长 8、设置通用属性 9、差分规则设置 9.1、创建差分对 9.2、设置差分约束 10、Pin Delay

二、高级约束规则设置 11、单个网络长度约束 12、a+b类长度约束 13、a+b-c类长度约束 14、a+b-c在最大和最小传播延迟中的应用

1、线间距设置（1）、设置默认间距规则点击CM图标，如下图所示，打开约束管理器。单击Spacing，再点击All Layers，如下图所示。右边有一个DEFAULT就是默认规则，我们可以修改其值。

按住Shift键，点击第一个和最后一个即可选中所示，然后输入一个值，这样就都修改了，如下图所示（2）、定义特殊的间距约束点选Default按鼠标右键，执行Create-Spacing CSet

加入新规则。取一个有意义点的名字，如下图所示，单击OK。其值是从默认规则拷贝的，先修改其值。按住Shift键选中所有，输入12，回车。然后为所需要设置的网络分配规则单击左边的Net-All Layers，在右边工作簿中，为GND网络设置12MIL_SPACE规则，在Referenced Spacing CSet下选中12MIL_SPACE，如下图所示

Allegro PCB Editor如何绕等长

Allegro PCB Editor如何绕等长在高速PCB设计中，解决信号完整性中相对传输延迟最通常的做法就是对关键信号进行绕等长处理！该解决方案就是来看怎么在PCB Editor中实现绕等长布线。关键字： cadence、cadence PCB SI、相对传输延迟、等长 ◆上海库源电气科技有限公司 ◆PSpice技术支持中心: https://www.360docs.net/doc/4813606066.html, ◆技术支持热线：4006-535-525 ◆Mail: support@https://www.360docs.net/doc/4813606066.html, ◆Web：https://www.360docs.net/doc/4813606066.html, 2012-6-18

Allegro PCB Editor绕等长布线所需软件：Cadence PCB Editor 在开始真正绕等长的步骤之前需要我们解答两个问题： 1、需不需要绕等长？只有高速信号才会产生信号匹配的问题，才需要绕等长，一般界定速度超过100M或者信号上升时间小于50ps的为高速信号。 2、为什么要绕等长？由上面简图可以看到，由于信号速度很快，如果同组信号（比如地址线）之间传输延迟相差太大，发送端的信号传送到接收端时就会产生bit位错误或者在接收端无法达到足够的建立保持时间而导致接收端无法正确接收发送端的信号，对同组线要约束其相对传输延迟，所以才要绕等长使同组线间传输延迟在一定的范围内，保证信号正确传输。步骤： 1、使用PCB Editor打开工程文件。 2、打开约束管理器，在相应网络上右击，选择“SigXplorer”提取需要设置等长的拓扑结构

3、提取拓扑结构，在“SigXplorer”中设置约束并返回到PCB中，红框中是设置约束规则的快捷键，为返回约束的快捷键。图中最大红框的位置是设置拓扑约束的对话框。在“Pins/Tees”中选择需要设置等长约束的起始Pin和终止Pin，因为本例中提取拓扑结构时是一束总线，所以本例中“From”处选择“ALL DRVRS”，“TO”处选择“ALL RCVRS”，意为对提取的这束线的所有发送端到接收端设置约束，在“Delta Type”中选择约束用的单位（时间，或者长度）。然后在Delta中输入本束线中所有线之间的误差值，在“Tol Type”中输入基于这个“Delta”值的误差值的单位。“Tolerance”是在“Delta”基础上的误差值。

Cadence等长处理

Cadence等长处理对于时序处理而言，在板上实现的手段就是绕等长。作为一个合格的layout工程师，首先必须得是一个合格的"绕等长"工程师，毕竟一切从助手做起。一般来说，我们绕等长在allegro软件就只有一个命令Delay Tune，感觉有点不够用。现在给大家安利一下allegro16.6关于绕等长推出的新功能，所有命令如下图所示。首先是Timing Vision，个人觉得这真是一个实用的技能，很人性化。以前绕等长的时候，哪一根最长，哪一根最短，绕到最后，哪一根没有绕好等等，都需要一个个去板子上找，或者去规则管理器里头选择，简直是神烦。这个功能直接让比基准长的显示一种颜色，比基准短的显示一种颜色，绕好的显示一种颜色，一目了然，直接绕就好，不需要再去规则管理器里面查看了。接着是期待已久的自动绕等长了——Auto-interactive Delay Tune。想当年，刚开始学习layout 的时候，就是从绕等长开始，一块又一块的板子，能做的只有绕等长，当时就想，要是有一天机器可以自动绕等长就好，今天这个愿望果然实现了。自动等长的步骤很简单，设置好等长规则后，只需要选择Auto-interactive Delay Tune命令，然后框选想要等长的线就好，机器就可以自己运算，然后就可以看到已经绕好的等长了，真是简单粗暴到极点了。不说了，有图有真相。

有了单线的自动等长，那就肯定不会放过板上随处可见的差分了，看大招——Auto-interactive Phase Tune。现在板子的速率越来越高，板上的差分线也就跟着越来越多，对内等长的工作量自然就加大了。但是自从有了绕线新功能，就再也不担心绕等长费时多啦。步骤和单线绕等长一样，简单明了。

Allegro中的约束规则设置V1.2

A llegro中的约束规则设置 Allegrophan 刚好五个字

修订记录日期版本描述作者2008-12V1.0初版，学完的总结。适用于Cadence15.5版本。Allegrophan 2009-09-08V1.1小改，修改部分措辞Allegrophan 2009-10-14V1.2小改，更正、修改几个错漏之处。添加一些说明性文字。感谢群里的佳猪、梦姑娘等朋友的指正！ Allegrophan

目录一：Physical（Line/vias）rule物理特性（线宽和过孔）约束设置： (4) 1）“Set values”设置约束特征值 (5) 2）“Attach property”绑定约束 (6) 3）“Assignment table”约束规则分配 (8) 二“Spacing rule”间距约束设置 (9) 1）“Set values”设置约束特征值 (9) 2）“Attach property”绑定约束 (10) 3）“Assignment table”约束规则分配 (11) 三Constraint areas区域约束设置 (12) 四Allegro中走线长度的设置 (13) 1）差分线等长设置 (13) 2）一组Net等长 (16) 3）XNet等长 (17)

线宽、线距、区域的约束主要在“Constraints Sys ”中设置，点击“Setup/Constraints ”或点击图标打开“Constraints Sys ”窗口，如下： “Constraints Sys ”窗口分两个级别，第一级别有两类：Standard design rules 和Exte Extended nded design rules 。Standard design rules 仅有一级分类，点击“Set standard values ”设置默认约束值，如下：

如何在Allegro16.3里设置Xnet并进行等长设置

附件是一篇网上找到的文章，此文详细介绍了如何设置Xnet以及进行等长设置走线。本人的应用相对更简单，由于不是经常画板子，所以对于如何使用Xnet常常忘记，而本文介绍的相对复杂，为了在每次画板子的时候相对快速的使用Xnet，特记录本人使用Xnet的过程于此。首先，介绍本人为何要使用Xnet。本人使用Xnet的场合主要有两种场合，一种是走线路径阻抗匹配，所以走线中串接了一个匹配电阻，如果需要等长，所以要给这一组走线设置Xnet；另一种是高速差分走线以及像Altera的高速Transciever的差分走线一般都需要对高速差分线进行AC耦合，所以每根线上串接了一个0.1uF的电容，而差分走线都需要进行等长，所以需要计算电容两端走线之和来进行等长控制。如果没有建立Xnet，如图1所示的差分走线的每一根就会分为2段net。那么在Allegro的约束管理器中进行等长设置的时候需要首先建立差分对（Diff pair），这时候你会发现有图2所示的情况出现。从图2能发现什么呢？即RX1_T_N和RX2_T_N的“type”是不一样的，显然RX1_T_N的type是net而RX2_T_N 的type是Xnet，也就是在建立差分对约束的时候前者只是约束了一部分，而后者是约束了整根线。图1 Altera的GXB高速接收通道图2 在Allegro16.3的约束管理器中建立建立差分对根据文章介绍，第一步是要建立Xnet，建立Xnet的过程如下所示第1步，在Allegro的PCB Editor的Analyze菜单下选择SI/EMI Sim->Model Assignment命令，如图3所示

cadence等长规则设置

cadence等长规则设置提到绕等长的问题，就不得不说一下等长约束规则的设置了。在allegro的规则管理器里，只有你想不到的规则，没有设置不了的。正是因为其五花八门，所以经常有很多的BUG出现，对于很多人来说，建规则会成为比较难跨越的高山。等长规则的设置有多种不同的方法，有傻白甜型，有端方君子型，有腹黑高冷型，总有一款适合你的。 1、做人从傻白甜开始望文生义，傻白甜就是操作简单，结果尽如人意的意思了。这种方法几乎是一步到位的，选中目标网络，单击右键，直接创建Match Group，然后取个好听又好记的名字，如下图。至此，我们的万里长征就要成功了，只剩下最后一步了，添加等长范围。在Match Group 行，tolerance那里改成想要的等长范围，然后回车，等长规格就这么简单粗暴的设置

好了。 2、端方君子，心之所向对于简单的点对点的拓扑，傻白甜能起到相应的作用，但是对于一些比较复杂的拓扑结构，可能就收效甚微了，这时候就需要我们的君子登场了。为什么说这种方法是端方君子型呢，主要是因为它一步一步，有理有据，按照步骤试一下的话，就会觉得，原来如此，建等长规则还是比较简单的。下面就是动作分解了，首先选中目标网络，建立net group。建立net group后，选中建立的net group，单击右键，选择SigXploer命令，打开SigXploe，也可以选择单个网络打开SigXploe，网络的拓扑显示如下。

是感觉真的很美好呢？ 3、腹黑高冷才是真绝色然而，也有君子搞不定的时候，因为毕竟不是所有的BUG都是光明正大的阳谋，让你可以知道怎么去改正，就像拓扑连接不正确时，可以通过给阻容器件赋模型来解决。有的BUG就像避无可避的阴谋诡计，比如无法打开SigXploer，器件模型出问题等，无处着手时，这时候就需要剑走偏锋，腹黑的方法才能够一招致胜。这次直接选择网络建立pin Pair，不管什么拓扑错误或是其他，直接避过，建立点对点的连接，这也正是高冷风范，不管什么BUG，都是“我不听，我不听”。

Allegro线宽、间距、等长、差分

A llegro 中的约束规则设置Allegrophan 刚好五个字w w w .p c b b b s .c o m

修订记录日期版本描述作者2008-12 V1.0初版，学完的总结。适用于Cadence 15.5版本。Allegrophan 2009-09-08 V1.1小改，修改部分措辞Allegrophan 2009-10-14V1.2小改，更正、修改几个错漏之处。添加一些说明性文字。感谢群里的佳猪、梦姑娘等朋友的指正！Allegrophan w w w .p c b b b s .c o m

目录一：Physical （Line/vias ）rule 物理特性（线宽和过孔）约束设置：.............41）“Set values”设置约束特征值....................................................................52）“Attach property ”绑定约束.....................................................................63）“Assignment table ”约束规则分配........................................................8二“Spacing rule”间距约束设置...........................................................................91）“Set values ”设置约束特征值................................................................92）“Attach property ”绑定约束.................................................................103）“Assignment table ”约束规则分配......................................................11三Constraint areas 区域约束设置......................................................................12四Allegro 中走线长度的设置............................................................................131）差分线等长设置......................................................................................132）一组Net 等长..........................................................................................163）XNet 等长................................................................................................17w w w .p c b b b s .c o m

Allegro 中设置等长规则的通用方法

Allegro中设置等长规则的通用方法在当今高速PCB设计中，一组走线的等长越来越重要。Allegro为工程师提供了功能强大的Constrain Manager，即约束管理器，工程师可以很方便地进行各种规则的设定，包括等长规则。在无线时代早前发表的《DDR布线规则与过程》一文中，已经给出了一种设置等长规则的方法，但这种方法具有一定的局限性，一旦某条网络的拓补不符合规律，将出现异常。本文以朋友设计的EMMC 小卡为例，给出一种相对通用的等长规则设置方法，希望对读者有帮助。 1. 本例中需要实现PCI-e金手指到EMMC芯片等长，包括D0-D7，CLK，CMD这10条网络。查看各条网络，确认是否存在串联匹配电阻。本例中，仅在时钟线上存在，如下图的高亮器件。 2. 为串联匹配电阻分配仿真模型，这样做的目的只有一个：建立Xnet。因为我们要实现的是金手指到达EMMC芯片的引脚等长，所以必须将串联匹配电阻的两端网络视为同一条。点击Analyze—>Model Assignment，如下图，

3. 在16.6版本中会弹出一个对话框，就是一些设计错误，直接点击Ignore Errors下面的“All”，然后再点击“OK”即可，如下图。 4. 勾选右侧Find窗口中的Symbols，如下图。

5. 点击时钟线上的串联匹配电阻R9，会出现Signal Model Assignment的界面，如下图。 6. 点击“Create Model，如下图。

7. 在弹出的Create Device Model对话框中点击“OK”，如下图。 8. 在弹出的Create ESpice Device Model对话框中点击“OK”，如下图。

Allegro 中走线等长设置进阶

在高速电路设计中,走线的等长显得越来越重要,因此设置等长这问题也就产生了,对于简单走线等长在以前文档中都有涉及这里不再复述了,下面内容将给大家介绍一下有关Xnet等长的设置问题, 如现在主板DDR, IDE 等部分设等长问题. 注意: 以下设置方法不是公板方式,是我自己摸索的设置方法,所以大家不必效仿,仅供参考! 如果大家有任何其它或简单方法也请分享一下经验! 在这之前首先介绍一下一个新个概念Xnet,见下图: 我们把连续的几段由无源元件(如电阻,电容或电感)连接的net合称为一段Xnet. 大家知道Allegro中有两个常用的走线长度设置,PROPAGATION_DELAY, RELATIVE_ PROPAGATION_DELAY 都只能针对同一Net设置, 下面是一个具体案例: 现在要求U1 到U2 的走线Net*A + Net*B等长, 误差为+/-20Mil,最简单的方式就是分别设置Net*A等长和Net*B等长,误差各为+/-10Mil, 这样是可以达到要求,不过会加大Layout工程师绕线的难度,因为可能Net*A部分空间比较大有足够的绕线空间,而Net*B部分没有空间绕线,所以就比较难达到要求. 如果一种设置能把Net*A与Net*B相加,然后再做等长比对,这样就可以解决问题了, 好的就是Allegro都早为这些问题考虑过了,只要把Net*A 与Net*B设置为一个Xnet问题就解决一半了. 下面内容将详细介绍怎样设置Xnet与Xnet等长. 第一部分: Xnet设置 (下面步骤可能有些简单,不过能达到效果) 0, 需要Allegro Export版本或SPECCTRAQuest中设置, 还好大家有Cracked License天下无敌,什么版本都有J 1, 开启Allegro Export或SPECCTRAQuest(以下省略,用Allegro简称这两个), Open需要设置Xnet的板子. 2, 点击菜单Analyze>SI/EMI Sim>Model…(比正常方式设置Model简单了些)出来的建议

allegro等长设置总结.doc

对于专业的PCB layout lay比较复杂PCB 就亲自操刀， allegro当时向他们讲解如何操作，于是就准备亲自动手整理一开始之前，如果信号线长度差别较大，对应的延时就会有较大的差别，关于误差值， DDR2BUS CM，进行 CM的 DDR28 BUS

选中信号---右键选择create---BUS BUS OK BUS BUS BUS BUS BUS

1.BUS SiXplorer… 2. 3. 1Rel Prop Delay

rule name From和To From和To. Delta和Tolerance就是误差长度，如0mil和25mil， 50mil，信号线和参考基准信号线 25mil Add—Apply—OK. CM File---update CM.constraint manager . 1.回到CM rule name BUS name的MGrp 2.MGrp的name，右键analyze length，升序or降序， 1.delay tune 2.

1.BUS中的信号的模型不一样，如 MGrp 2.BUS rule name 建的rule name MGrp 关于Xnet Xnet Xnet 1.Analyze>SI/EMI Sim>Model…DC net，直接Yes Model

2.model Detype value/refdes 3.点选create mode… 4.ok Modename Circuit type Single pins116pin，就连着，接着215相当于另一个电阻…pin number之间用空格隔开，如1和1616和22和15之间… net的property Member of XNet:… Xnet Pin Pair 1.在BUS create---pin pair ok net pin pair net ppr pin pair

allegro等长设置方法

前言 Manager是一交互式平台，在Cadence PCB设计中它是基于对电子表格操作的 Constraints 管理高速电气规则的工具，Constraints Manager可以让设计者定义、察看和验证规则并可以利用SigXplorer expert研究电路的拓扑结构和设置对应的约束条件并反馈到Constraints Manager中。第1章 Constraints Manager界面第2章 Constraints Manager组成 1.Object Type Folder：（1）ECSet：在这文件夹可看到你在板中设定的部分规则，如 Signal Integrity、Timing、Max/Min Propagation Delays、Relative Propagation Delays 等等。（2）Net：在这文件夹可实现信号的约束条件的操作，如Signal Integrity、 Timing、Max/Min Propagation Delays、Relative Propagation Delays、Bus、Pin Pair 等。 2.Workbooks：展开Object Type Folder,其下的Workbooks主要有（1）Signal Integrity：信号完整性规则设定；（2）Timing：建立时间等设置；（3）Routing：布线约束规则设定，如阻抗、绝对长度、相对长度等。 3.Worksheet：展开Workbooks，其下都有相应的Worksheet，如Routing下有：Impedance、 Max/Min Propagation Delays、Relative Propagation Delays等。其上三者关系如下：

Allegro中走线等长设置进阶

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allegro等长线设置(memory)

Doc Scope : Cadence Allegro 15.x Doc Number : SFTCA06009 Author :SOFER Create Date :2005-8-30 Rev :1.00

布线规则要求走线托扑结构：等长要求： 1，走线长度为匹配电阻两端走线长的相加（A＋B） 2，需要考虑北桥芯片内部长度（P） 3，等长为：P+A+B长度误差50Mil（组内）术语：XNet 上图中A和B两个网络通过一个电阻连接，这种情况两个网络通过一个电阻或电容、电感连接在Cadence里我们称一个XNet。（X：eXtend）

操作步骤： 1，设置电阻的模型，模型设置好了软件自动会把A，B看成一个XNet。 a)菜单：Analyze>SI/EMI Sim> Model…，出现警告直接点Yes. b)找到电阻或排阻的DevType Value，如下图：注意：在这界面下可以直接在PCB板子点击器件，模型界面下会自动跳到该器件DevType地方。选中上面的RN_8P_rn_8p是所有的排阻，而下面的RN*是具体的某个排阻。

c)点击Create Model…，选择Create ESpiceDevice model，OK d)出现模型参数窗体，输入Value和Pin顺序，点击OK. 如果排阻Pin顺序是这样排列的：

那Single Pin顺序输入为：1 8 2 7 3 6 4 5，注意数字中间为空格。 e)完成模型设置后，有show element来查看Net属性，在Net name下面会多一个XNet名字，这表示XNet已经设置好了。 2，在Constraint Manager中设置等长 a)菜单Setup>Electrical Constraint Spreadsheet或者直接点击工具栏启动Constraint Manager。

Allegro设置差分线和等长的方法

一、设置差分线的方法方法一： 1、Logic→AssignDifferenttialPair 2、在弹出的对话框里选择需要添加的差分对，点击Add按钮，即可添加方法二： 1、Setup→Constraints→Electrical 2、选择Net，然后在Objects→Create→DifferenttialPair 3、在弹出的对话框里选择需要添加的差分对，点击Create按钮，即可添加设置完差分线对后，需要设置其约束规则，方法如下： 1、初始默认的有一个DEFAULT规则，右击DEFAUlT，选择Create→PhysicalCSet 2、弹出一下对话框，在PhysicalCSet栏写上规则名称，建议根据差分线的阻抗描写，点击OK，这里已经写好，规则名称为：DIFF100，就可以看到多了一行PCS 3、设立好规则后就可以在这项规则里设置线宽间距等参数了 4、在Net一栏看到有已经设好的差分线，在ReferencedphysicalCSet选项下选择刚刚设好的规则DIFF100 *规则设置中各个项目的含义* LineWidth（设置基本走线宽度）

Min：最小线宽 Max：最大线宽，写0相当于无限大 Neck（neck模式，一般在间距很小的时候用到）MinWidth：最小线宽 MaxLength：最大线长 DifferentialPair（差分线设置，单端线可不写）MinLineSpacing：差分对的最小线间距PrimaryGap：差分对理想线间距 NeckGap：差分对最小允许线间距 (+)Tolerance：差分线允许的误差+ (-)Tolerance：差分线允许的误差- Vias（过孔选择） BBViaStagger（设置埋/盲孔的过孔间距）Min：最小间距 Max：最大间距 Allow Pad-PadConnect：/

【加精】Allegro中走线等长设置进阶

Allegro 中走线等长设置进阶在高速电路设计中,走线的等长显得越来越重要,因此设置等长这问题也就产生了,对于简单走线等长在以前文档中都有涉及这里不再复述了,下面内容将给大家介绍一下有关Xnet等长的设置问题, 如现在主板DDR, IDE 等部分设等长问题. 注意: 以下设置方法不是公板方式,是我自己摸索的设置方法,所以大家不必效仿,仅供参考! 如果大家有任何其它或简单方法也请分享一下经验! 在这之前首先介绍一下一个新个概念Xnet,见下图: 我们把连续的几段由无源元件(如电阻,电容或电感)连接的net合称为一段Xnet. 大家知道Allegro中有两个常用的走线长度设置,PROPAGATION_DELAY, RELATIVE_ PROPAGATION_DELAY 都只能针对同一Net设置, 下面是一个具体案例: 现在要求U1 到U2 的走线Net*A + Net*B等长, 误差为+/-20Mil,最简单的方式就是分别设置Net*A等长和Net*B 等长,误差各为+/-10Mil, 这样是可以达到要求,不过会加大Layout工程师绕线的难度,因为可能Net*A部分空间比较大有足够的绕线空间,而Net*B部分没有空间绕线,所以就比较难达到要求. 如果一种设置能把Net*A与Net*B相加,然后再做等长比对,这样就可以解决问题了, 好的就是Allegro都早为这些问题考虑过了,只要把Net*A 与Net*B设置为一个Xnet问题就解决一半了. 下面内容将详细介绍怎样设置Xnet与Xnet等长. 第一部分: Xnet设置 (下面步骤可能有些简单,不过能达到效果) 0, 需要Allegro Export版本或SPECCTRAQuest中设置, 还好大家有Cracked License天下无敌,什么版本都有J 1, 开启Allegro Export或SPECCTRAQuest(以下省略,用Allegro简称这两个), Open需要设置Xnet的板子. 2, 点击菜单Analyze>SI/EMI Sim>Model…(比正常方式设置Model简单了些)出来的建议定义DC net直接Yes 即可,然后出现下面的Model设置窗体: