一种低功耗射频CMOS电荷泵锁相环的设计_周海峰

第39卷第1期2009年2月

微电子学Microelectronics

Vo l 139,N o.1Feb.2009

收稿日期:2008-06-11;定稿日期:2008-10-31

基金项目:国家高技术研究发展(863)计划基金资助项目(2008A A 04Z309)

一种低功耗射频CM OS 电荷泵锁相环的设计

周海峰,韩 雁,董树荣,韩晓霞,程维维

(浙江大学微电子与光电子研究所,杭州310027)

摘 要: 描述了基于P 型CSL(Current Steer Log ic)架构压控振荡器的低功耗射频锁相环设计。

其鉴频鉴相器模块采用预充电模式,具有高速、无死区等特点;电荷泵模块在提高开关速度的基础上,改进了拓扑结构,使充放电电流的路径深度相同,更好地实现了匹配;为了达到宽调谐范围的目的,电荷泵模块采用1.8V 电源电压,而压控振荡器模块采用3.3V,这样可充分利用电荷泵的输出电压范围实现宽调谐。电路设计基于0.18L m 1P6M CM OS 工艺,芯片实测结果显示,锁相环工作在940M H z~ 2.23GH z 的频率范围内,功耗低于15.2m W,芯片面积为750L m @400L m(不包括IO)。

关键词: 锁相环;射频;压控振荡器;电荷泵

中图分类号:T N402 文献标识码:A

文章编号:1004-3365(2009)01-0049-04

A Low -Pow er RF CM OS Charge Pum p PL L

ZH OU H aifeng ,H AN Yan,DONG Shurong,H AN Xiao xia,CH ENG W eiw ei

(1.I nstitu te of M icr oelec tr onics and Ph otoe lec tr onics ,Zhe j iang Unive rsity ,H ang z hou 310027,P.R.China)

Abstract: A phase -lo cked lo op (PL L )based on voltage co nt ro lled o scillator (VCO )w ith P -type CSL (Cur rent

St eer L og ic)structure w as pr esented.A pre -char ge mode w as used in phase/frequency detecto r to realize hig h speed and dead zo ne free,etc.T he topolog y of the cir cuit w as also enhanced to equalize the dept hs of char ge and discharg e cur rents,w hich impr ov ed the cir cuit matching.In or der to ex pand the tuning range of the PL L ,a 1.8V po wer sup -ply w as used in the cha rge pump mo dule,while a 3.3V pow er supply was used for VCO mo dule.T his cir cuit w as implement ed in a 0.18L m 1P 6M CM O S technolog y,and the co re chip occupied an ar ea of 750L m @400L m.T est results sho wed that the PL L o per ated in the fr equency r ang e betw een 940M H z and 2.23GH z,w ith a pow er con -sumpt ion less than 15.2mW.

Key words: P hase lo cked loo p (P LL );R adio frequency (RF );Vo ltag e contro lled oscillato r (V CO);Charg e

pump

EEACC : 1280;2220

1 引 言

锁相环(PLL)技术广泛应用于通讯系统的时钟恢复及无线通讯系统的频率合成

[1,2]

。随着便携式

电子产品的流行,在VSLI 设计中,功耗成为设计关注的重点。随着SOC 的发展,PLL 需要集成在同一块芯片上,这对PLL 设计提出了更高的要求

[3,4]

。

低功耗的设计通常利用低电源电压来实现,但

是,降低电源电压往往受到所要求的工作频率的限

制;另外,这也限制了在电源和地之间用于提供尾电流的偏置电路的级联级数。

本文采用CSL 结构的压控振荡器设计低功耗射频锁相环,电路结构简单、性能高;电荷泵模块采用1.8V 电源电压,压控振荡器模块采用3.3V,这样可充分利用电荷泵的输出电压范围,使锁相环的锁频范围扩大。

2 锁相环结构

锁相环实现的功能是使输入参考信号与反馈的比较信号频率及相位一致。基于整数N 分频的频率合成器的方框图如图1所示。电路中,鉴频鉴相器(PFD)检测参考信号F in 及反馈信号F f b 在频率和相位上的偏差,PFD 输出的U P 、DOWN 数字信号控制电荷泵(CP)电路,将F in 和F f b 的偏差转换成相应的电流逻辑状态,环路滤波器(LF)将该电流转换为模拟电压,并滤除高频信号噪声;环路滤波器的输出电压用来控制压控振荡器(VCO)的输出频率,分频器(FB)置于反馈回路中,提供分频比N ,压控振荡器的输出频率最终锁定在参考频率的N

倍。

图1 电荷泵锁相环结构框图

Fig.1 Block diagr am of the char ge -pump P LL

2.1 鉴频鉴相器

图2所示的预充电型鉴频鉴相器是Kondoh 等人提出的[5],其拓扑结构简单,仅由18个晶体管组成,延迟路径仅为三个逻辑门的深度,寄生电容很小,可进行高速工作。通过对晶体管尺寸的设计,可以去除死区[6]

。相比其他鉴频鉴相器,该电路具有更高的鉴相灵敏度,且对输入信号的占空比没有要

求。

图2 预充电型鉴频/鉴相器Fig.2 Pr e -char ge P FD

2.2 电荷泵

在传统电荷泵的基础上,改进电路结构可以提高电荷泵的工作速度及充放电电流的匹配度。本设计采用图3所示的结构。它由恒流源、电流镜及辅助电路模块三部分组成。电路中,M2和M3的开关速度是整个电路工作速度的主要限制因素。当DOWN 信号从低电平转换为高电平时,M2的充电时间相当长,这使得M3的速度也慢下来,增加的M4和M5能很好地解决这个问题[7];当DOWN 信号转换为高电平时,M3的栅电压被迅速拉高,使M3导通得更快。从图4可见,增加了M4和M5后,较好地改善了M3的开关速度。M4和M5承载相同的电流,设计时需要注意匹配。另外,为了减少M3栅节点的寄生电容,M4及M5

的尺寸应尽量小。

2.3 环路滤波器

本设计采用二阶无源低通滤波器,结构如图5所示,由两个电容和一个电阻组成。

图5 环路滤波器F ig.5 2nd -o rder passive filter

环路滤波器的开环传输函数为:F(s)=(R 1+1sC 11

sC 2)=s S z +1s(C 1+C 2)(1+s S p )

(1)

S

z =R 1C 1,S p =R 1C 1C 2

C 1+C 2

(2)

锁相环的开环传输函数为:G(s)=

K PFD K VCO F (s)sN =K PFD K VCO s 2N(C 1+C 2)1+s S z

1+s S p

(3)

]G(s)s =j X

=-

K PFD K VCO X 2

N (C 1+C 2)1+j X S z

1+j X S p

(4)

则环路的相位函数为:

U (X )=tan -1(X S z )-tan -1

(XS p )+180b (5)

设d U

(X )d X =0,得到环路带宽: X =X c ]X c =

1

S z S p

(6) ]U max =tan -1

(X c S z )-tan -1

(X c S p )(7) ]S p =

sec U max -tan U max X c ,S z =1

X 2

c S p

(8)

当X =X c 时,G(j X )=1,推出: ]C 2=

S

p S z

K PFD K VCO X 2N 1+(X C S Z )

2

1+(X C S P )2

(9) ]C 1=C 2S z

S p

-1(10) ]R 1=

S z C 1

(11)

由(9)、(10)、(11)式,可计算出环路滤波器中元器件的值。

3 压控振荡器

压控振荡器(VCO)是PLL 中的重要模块,其主要设计指标如下

[8]

。

1)调谐范围:VCO 的输出频率范围须覆盖应用环境中所需要的全部频率。

2)调谐线性度:理想的VCO 应在整个频率范

围内具有恒定的VCO 增益K VCO 。VCO 增益的恒定将给PLL 的设计带来简化。

3)功耗:VCO 在射频情况下有较大的动态功耗;在低频情况下则有较大的短路功耗,且VCO 是PLL 系统中主要的功耗源。

在PLL 电路中,环形V CO 电路可分为两种:单

端VCO 和差分VCO 。这两种结构各有优缺点。一般而言,单端VCO 电路的输出频率范围比较宽,差分VCO 电路相对会窄一些;但是,在抑制电源噪声方面,差分结构会好一些。本文采用单端VCO 中的CSL 架构。该结构一般用在低电压逻辑电路中,具有低功耗的特点,其结构如图6(a)所示[9]。

图6 (a)P 型CSL 延时单元;(b)电压传输曲线及噪声容限F ig.6(a)P -ty pe CSL delay cell;(b)VT C and no ise marg ins

本设计采用PM OS 对管作为电流控制延时单元的开关管,NMOS 作为电流源器件。这是考虑到可用N 阱隔离衬底对PM OS 对管的噪声,同时通过深阱工艺隔离衬底对NM OS 电流源的噪声,使衬底噪声整体上得到有效抑制。

上述P 型CSL 结构包括输入PM OS 开关管

M 1,二极管形式连接的M2及NMOS 电流源M3。经过推导,振荡幅度的表达式为:

$V =V O H -V O L =V tp +V dsatM 21-1G V (12)

其

中,

G v

=

(W/L)1

(W/L)2

,

V dsatM 2

=

2I bias /K c p (W /L)2。输出电压摆幅随偏置电流I bias 的平方根变化。

从电路的电压转移特性曲线(图6(b)),可推导出CSL 延时单元的噪声容限:

N M L =V dsatM 2(1-2

3G V

)(13)NM H =V tp +V dsa tM 2(

1

G 2V

-G V

+

G V -1

G B

-1)(14)

由以上分析可知,噪声容限和电路速度均受到G V 的影响。设计中,G V 取2~4之间。

当在CSL 输入端加入阶跃信号源时,根据动态特性分析,输出上升延迟时间t lh 和下降延迟时间t hl 分别为[10]:

t lh =A C out I bias (15) t hl =B C out I bias

(16)

式中,A 和B 为常数,可见该环形振荡器的输出频率与偏置电流I b ias 成正比,测试结果也证实了这一点。从(12)式也可看出,随着输出频率的提高,输出电压的摆幅也会增加,这对电源噪声的抑制是有益的。

图7是一个3级CSL 架构压控振荡电路,前一级是电压电流转换电路,中间是振荡级,后级是输出缓冲级。其中采用低净空压降的共源共栅电路来提高电流源的输出电阻,适合低压应用

[11]

。

图7 电流控制振荡电路

F ig.7 Schematics of V CO w ith p -type CSL str ucture

4 测试结果

本文锁相环采用0.18L m 1P6M CM OS 工艺实现。图8为流片后的裸片图,PLL 模块为750L m @400L m (不含IO)

。

图8 锁相环芯片照片F ig.8 Photog r aph of the PL L chip

环路设计中,电荷泵模块采用1.8V 电源电压,

VCO 模块采用3.3V 电源电压,这样可充分利用电荷泵的输出电压范围,扩大锁相环的锁定范围。图9所示为锁相环的锁定范围及与控制电压的关系。从图中可以看出,控制电压从0.17V 变化到1.72V,环路均能锁定。锁相环输出的频率范围为940M H z 到2.23GH z

。

图9 PL L 锁定频率范围及与控制电压的关系Fig.9 T uning character istics of the V CO

图10所示为压控振荡器及PLL 的功耗与频率的关系。随着输出频率的增加,VCO 及PLL 的功耗也随之增加,且VCO 的功率与输出频率呈良好的线性关系,这是由于CSL 结构的VCO 输出频率与它的偏置电流成正比,

即与功耗成正比。

图10 VCO 和P LL 的功耗与频率的关系

F ig.10 P ower consumptio n o f VCO and PL L vs.fr equency

(下转第57页)

5 结 论

设计了一个P 型CSL 架构的射频压控振荡器锁相环。设计中,采用预充电型鉴频鉴相器,且改进了电荷泵结构。电路采用0.18L m 1P6M CM OS

工艺实现。实测结果显示,锁相环工作在很宽的频率范围内,从940MH z 到2.23GH z;芯片面积小、功耗低、最大功耗仅15.2m W 。

第1期龙英等:任意阶开关电流低通滤波器的系统设计

计具有非常重要的意义。

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作者简历:

龙英(1975)),女(汉族),湖南安化人,讲师,2006年6月于湖南师范大学

获硕士学位,主要研究方向为开关电流技

术、滤波器设计和信息处理等。

何怡刚(1966)),男(汉族),湖南邵阳人,博士,教授,学术带头人,主要研究方向

为模拟与数字系统自动测试与故障诊断、

电工新技术、高速低功耗电路与系统、智能

信号与信息处理、VLSI、SOC、MEM S理

论、设计与测试等。

(上接第52页)

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作者简介:

周海峰(1981)),男(汉族),江苏泰兴人,博士研究生,主要研究方向为纳米器件

与射频集成电路设计。

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