基于Fisher准则线性分类器设计实验报告
北京邮电大学模式识别实验
实验二：基于Fisher准则线性分类器设计
专业：×××
学生姓名：×××
指导教师：×××
完成时间：××××
目录
一、实验类型 (3)
二、实验目的 (3)
三、实验条件 (3)
四、实验原理 (3)
五、实验内容 (5)
六、实验要求 (7)
七、实验结果 (8)
1、源代码 (8)
2、决策面 (11)
3、参数 (12)
决策面向量 (12)
阈值 (12)
样本点分类 (12)
八、实验分析 (13)
1、比例因子 (13)
2、语法障碍 (13)
一、实验类型
设计型：线性分类器设计（Fisher 准则）
二、实验目的
本实验旨在让同学进一步了解分类器的设计概念，能够根据自己的设计对线性分类器有更深刻地认识，理解Fisher 准则方法确定最佳线性分界面方法的原理，以及Lagrande 乘子求解的原理。
三、实验条件
matlab 软件
四、实验原理
线性判别函数的一般形式可表示成 0)(w X W X g T
+= 其中
?????
??=d x x X 1 ??????
?
??=d w w w W 21
根据Fisher 选择投影方向W 的原则，即使原样本向量在该方向上的投影能兼顾类间分布尽可能分开，类内样本投影尽可能密集的要求，用以评价投影方向W 的函数为：
2
2
2122
1~~)~~()(S S m m W J F +-= )(211
*m m S W W -=-
上面的公式是使用Fisher 准则求最佳法线向量的解，该式比较重要。另外，该式这种形式的运算，我们称为线性变换，其中21m m -式一个向量，1
-W S 是W S 的逆矩阵，如21m m -是d 维，W S 和1
-W S 都是d ×d 维，得到的*
W 也是一个d 维的向量。
向量*
W 就是使Fisher 准则函数)(W J F 达极大值的解，也就是按Fisher 准则将d 维X 空间投影到一维Y 空间的最佳投影方向，该向量*
W 的各分量值是对原d 维特征向量求加权和的权值。
以上讨论了线性判别函数加权向量W 的确定方法，并讨论了使Fisher 准则函数极大的d 维向量*
W 的计算方法，但是判别函数中的另一项0W 尚未确定，一般可采用以下几种方法确定0W 如
2
~~2
10m m W +-= 或者 m N N m N m N W ~~~2
12
2110=++-
= 或当1)(ωp 与2)(ωp 已知时可用
[]??????-+-+=2)(/)(ln 2
~~212
1210N N p p m m W ωω
……
当W 0确定之后，则可按以下规则分类，
2
010ωω∈→->∈→->X w X W X w X W T
T
使用Fisher 准则方法确定最佳线性分界面的方法是一个著名的方法，尽管提出该方法的时间比较早，仍见有人使用。
五、实验内容
已知有两类数据1ω和2ω二者的概率已知1)(ωp =0.6，2)(ωp =0.4。
1ω中数据点的坐标对应一一如下：
数据： x1 =
0.2331 1.5207 0.6499 0.7757 1.0524 1.1974 0.2908 0.2518 0.6682 0.5622 0.9023 0.1333 -0.5431 0.9407 -0.2126 0.0507 -0.0810 0.7315 0.3345 1.0650 -0.0247 0.1043 0.3122 0.6655 0.5838 1.1653 1.2653 0.8137 -0.3399 0.5152 0.7226 -0.2015 0.4070 -0.1717 -1.0573 -0.2099 x2 =
2.3385 2.1946 1.6730 1.6365 1.7844 2.0155 2.0681 2.1213 2.4797 1.5118 1.9692 1.8340 1.8704 2.2948 1.7714 2.3939 1.5648 1.9329 2.2027 2.4568 1.7523 1.6991 2.4883 1.7259 2.0466 2.0226 2.3757 1.7987 2.0828 2.0798 1.9449 2.3801 2.2373 2.1614 1.9235 2.2604 x3 =
0.5338 0.8514 1.0831 0.4164 1.1176 0.5536 0.6071 0.4439 0.4928 0.5901 1.0927 1.0756 1.0072 0.4272 0.4353 0.9869 0.4841 1.0992 1.0299 0.7127 1.0124 0.4576 0.8544 1.1275 0.7705 0.4129 1.0085 0.7676 0.8418 0.8784 0.9751 0.7840 0.4158 1.0315 0.7533 0.9548
数据点的对应的三维坐标为
2
x1 =
1.4010 1.2301
2.0814 1.1655 1.3740 1.1829 1.7632 1.9739 2.4152 2.5890 2.8472 1.9539 1.2500 1.2864 1.2614 2.0071 2.1831 1.7909
1.3322 1.1466 1.7087 1.5920
2.9353 1.4664
2.9313 1.8349 1.8340 2.5096 2.7198 2.3148 2.0353 2.6030 1.2327 2.1465 1.5673 2.9414
x2 =
1.0298 0.9611 0.9154 1.4901 0.8200 0.9399 1.1405 1.0678 0.8050 1.2889 1.4601 1.4334 0.7091 1.2942 1.3744 0.9387 1.2266 1.1833
0.8798 0.5592 0.5150 0.9983 0.9120 0.7126
1.2833 1.1029 1.2680 0.7140 1.2446 1.3392 1.1808 0.5503 1.4708 1.1435 0.7679 1.1288 x3 =
0.6210 1.3656 0.5498 0.6708 0.8932 1.4342
0.9508 0.7324 0.5784 1.4943 1.0915 0.7644
1.2159 1.3049 1.1408 0.9398 0.6197 0.6603 1.3928 1.4084 0.6909 0.8400 0.5381 1.3729 0.7731 0.7319 1.3439 0.8142 0.9586 0.7379 0.7548 0.7393 0.6739 0.8651 1.3699 1.1458
数据的样本点分布如下图：
-2
-1
1
2
3
0.5
1
1.5
2
2.5
00.5
1
1.5
2
图 1：样本点分布图
六、实验要求
1) 请把数据作为样本，根据Fisher 选择投影方向W 的原则，使原样本向量在该
方向上的投影能兼顾类间分布尽可能分开，类内样本投影尽可能密集的要求，求出评价投影方向W 的函数，并在图形表示出来。并在实验报告中表示出来，并求使)(w J F 取极大值的*
w 。用matlab 完成Fisher 线性分类器的设计，程序的语句要求有注释。
2) 根据上述的结果并判断（1，1.5，0.6）(1.2，1.0，0.55)，(2.0，0.9，0.68)，
(1.2，1.5，0.89)，（0.23，2.33，1.43），属于哪个类别，并画出数据分类相应的结果图，要求画出其在W 上的投影。
3)回答如下问题，分析一下W的比例因子对于Fisher判别函数没有影响的原
因。
七、实验结果
1、源代码
x1=[0.2331 1.5207 0.6499 0.7757 1.0524 1.1974 ...
0.2908 0.2518 0.6682 0.5622 0.9023 0.1333 ...
-0.5431 0.9407 -0.2126 0.0507 -0.0810 0.7315 ...
0.3345 1.0650 -0.0247 0.1043 0.3122 0.6655 ...
0.5838 1.1653 1.2653 0.8137 -0.3399 0.5152 ...
0.7226 -0.2015 0.4070 -0.1717 -1.0573 -0.2099]';
y1=[2.3385 2.1946 1.6730 1.6365 1.7844 2.0155 ...
2.0681 2.1213 2.4797 1.5118 1.9692 1.8340 ...
1.8704
2.2948 1.7714 2.3939 1.5648 1.9329 ...
2.2027 2.4568 1.7523 1.6991 2.4883 1.7259 ...
2.0466 2.0226 2.3757 1.7987 2.0828 2.0798 ...
1.9449
2.3801 2.2373 2.1614 1.9235 2.2604]';
z1=[0.5338 0.8514 1.0831 0.4164 1.1176 0.5536 ...
0.6071 0.4439 0.4928 0.5901 1.0927 1.0756 ...
1.0072 0.4272 0.4353 0.9869 0.4841 1.0992 ...
1.0299 0.7127 1.0124 0.4576 0.8544 1.1275 ...
0.7705 0.4129 1.0085 0.7676 0.8418 0.8784 ...
0.9751 0.7840 0.4158 1.0315 0.7533 0.9548]'; %存储第一类点
x2=[1.4010 1.2301 2.0814 1.1655 1.3740 1.1829 ...
1.7632 1.9739
2.4152 2.5890 2.8472 1.9539 ...
1.2500 1.2864 1.2614
2.0071 2.1831 1.7909 ...
1.3322 1.1466 1.7087 1.5920
2.9353 1.4664 ...
2.9313 1.8349 1.8340 2.5096 2.7198 2.3148 ...
2.0353 2.6030 1.2327 2.1465 1.5673 2.9414]';
y2=[1.0298 0.9611 0.9154 1.4901 0.8200 0.9399 ...
1.1405 1.0678 0.8050 1.2889 1.4601 1.4334 ...
0.7091 1.2942 1.3744 0.9387 1.2266 1.1833 ...
0.8798 0.5592 0.5150 0.9983 0.9120 0.7126 ...
1.2833 1.1029 1.2680 0.7140 1.2446 1.3392 ...
1.1808 0.5503 1.4708 1.1435 0.7679 1.1288]';
z2=[0.6210 1.3656 0.5498 0.6708 0.8932 1.4342 ...
0.9508 0.7324 0.5784 1.4943 1.0915 0.7644 ...
1.2159 1.3049 1.1408 0.9398 0.6197 0.6603 ...
1.3928 1.4084 0.6909 0.8400 0.5381 1.3729 ...
0.7731 0.7319 1.3439 0.8142 0.9586 0.7379 ...
0.7548 0.7393 0.6739 0.8651 1.3699
1.1458]'; %存储第二类点
Pw1=0.6
Pw2=0.4
%求第一类点的均值向量m1
m1x=mean(x1(:)) %全部平均
m1y=mean(y1(:)) %全部平均
m1z=mean(z1(:)) %全部平均
m1=[m1x
m1y
m1z]
%求第二类点的均值向量m2
m2x=mean(x2(:)) %全部平均
m2y=mean(y2(:)) %全部平均
m2z=mean(z2(:)) %全部平均
m2=[m2x
m2y
m2z]
%求第一类类内离散矩阵S1
S1=zeros(3,3)
for i=1:36
S1=S1+([x1(i),y1(i),z1(i)]'-m1)*([x1(i),y1(i),z1(i)]'-m1)'
end
%求第二类类内离散矩阵S2
S2=zeros(3,3)
for i=1:36
S2=S2+([x2(i),y2(i),z2(i)]'-m2)*([x2(i),y2(i),z2(i)]'-m2)'
end
%求总类内离散度矩阵Sw
Sw=S1+S2
%求向量W*
W=(inv(Sw))*(m1-m2)
%画出决策面
x=0:.1:2.5
y=0:.1:3
[X,Y]=meshgrid(x,y)
Z=(W(1)*X+W(2)*Y)/(-W(3))
mesh(X,Y,Z)
%保持
hold on
%透视决策面
hidden off
%求第一类样品的投影值均值
Y1=0
for i=1:36
Y1=Y1+W'*[x1(i),y1(i),z1(i)]'
end
M1=Y1/36
%求第二类样品的投影值均值
Y2=0
for i=1:36
Y2=Y2+W'*[x2(i),y2(i),z2(i)]'
end
M2=Y2/36
%选取阈值Y0
Y0=(M1+M2)/2+(log(Pw1)/log(Pw2))/70
%判定未知样品类别
X1=[1,1.5,0.6]'
if W'*X1>Y0
disp('点X1(1,1.5,0.6)属于第一类')
plot3(1,0.5,0.6,'or')
else
disp('点X1(1,1.5,0.6)属于第二类')
plot3(1,0.5,0.6,'ob')
end
X2=[1.2,1.0,0.55]'
if W'*X2>Y0
disp('点X2(1.2,1.0,0.55)属于第一类') plot3(1.2,1.0,0.55,'or')
else
disp('点X2(1.2,1.0,0.55)属于第二类') plot3(1.2,1.0,0.55,'ob')
end
X3=[2.0,0.9,0.68]'
if W'*X3>Y0
disp('点X3(2.0,0.9,0.68)属于第一类') plot3(2.0,0.9,0.68,'or')
else
disp('点X3(2.0,0.9,0.68)属于第二类') plot3(2.0,0.9,0.68,'ob')
end
X4=[1.2,1.5,0.89]'
if W'*X4>Y0
disp('点X4(1.2,1.5,0.89)属于第一类')
plot3(1.2,1.5,0.89,'or')
else
disp('点X4(1.2,1.5,0.89)属于第二类')
plot3(1.2,1.5,0.89,'ob')
end
X5=[0.23,2.33,1.43]'
if W'*X5>Y0
disp('点X5(0.23,2.33,1.43)属于第一类')
plot3(0.23,2.33,1.43,'or')
else
disp('点X5(0.23,2.33,1.43)属于第二类')
plot3(0.23,2.33,1.43,'ob')
end
2、决策面
图2：决策面（红色代表第一类，蓝色代表第二类）
3、参数
决策面向量
W =
-0.0798
0.2005
-0.0478
阈值
Y0 =
0.1828
样本点分类
X1 =
1.0000
1.5000
0.6000
点X1(1,1.5,0.6)属于第一类
X2 =
1.2000
1.0000
0.5500
点X2(1.2,1.0,0.55)属于第二类X3 =
2.0000
0.9000
0.6800
点X3(2.0,0.9,0.68)属于第二类X4 =
1.2000
1.5000
0.8900
点X4(1.2,1.5,0.89)属于第二类
X5 =
0.2300 2.3300 1.4300
点X5(0.23,2.33,1.43)属于第一类
八、实验分析
1、比例因子
决策面向量W 的比例因子并不影响判别函数。分析如下：
阈值：[]??
????-+++=2)(/)(ln 2~~0Y 21212
1N N p p m m ωω 判别函数：
2
100ωω∈→<∈→>X Y X W X Y X W T
T
可以证明，Y0与W T 有关，所以当改变W T 时，判别函数两边同时改变，所以W T 并不影响
判别函数。
2、语法障碍
由于之前不怎么接触matlab ，所以此次实验做得比较漫长。为了方便程序进行矩阵的运算，我把原始数据由矩阵转化成一维向量，后面的求和运算相应的转化为循环结构实现。
4位全加器实验报告
四位全加器 11微电子黄跃21 【实验目的】 采用modelsim集成开发环境，利用verilog硬件描述语言中行为描述模式、结构描述模式或数据流描述模式设计四位进位加法器。 【实验内容】 加法器是数字系统中的基本逻辑器件。多位加法器的构成有两种方式：并行进位和串行进位方式。并行进位加法器设有并行进位产生逻辑，运算速度快；串行进位方式是将全加器级联构成多位加法器。通常，并行加法器比串行级联加法器占用更多的资源，并且随着位数的增加，相同位数的并行加法器比串行加法器的资源占用差距也会越来越大。 实现多位二进制数相加的电路称为加法器,它能解决二进制中1＋1＝10的功能（当然还有 0＋0、0＋1、1＋0）. 【实验原理】
表2 全加器逻辑功能真值表 图4 全加器方框图 图5 全加器原理图 多位全加器连接可以是逐位进位，也可以是超前进位。逐位进位也称串行进位，其逻辑电路简单，但速度也较低。 四位全加器 如图9所示，四位全加器是由半加器和一位全加器组建而成： 图9 四位全加器原理图 【实验步骤】 (1)建立新工程项目： 打开modelsim软件，进入集成开发环境，点击File→New project建立一
个工程项目adder_4bit。 建立文本编辑文件： 点击File→New在该项目下新建Verilog源程序文件 并且输入源程序。 (2)编译和仿真工程项目： 在verilog主页面下，选择Compile— Compile All或点击工具栏上的按钮启动编译，直到project出现status栏全勾，即可进行仿真。 选择simulate - start simulate或点击工具栏上的按钮开始仿真，在跳出来的 start simulate框中选择work-test_adder_4bit测试模块，同时撤销Enable Optimisim前的勾，之后选择ok。 在sim-default框内右击选择test_adder_4bit，选择Add Wave,然后选择simulate-run-runall,观察波形，得出结论，仿真结束。 四位全加器 1、原理图设计 如图9所示，四位全加器是由半加器和一位全加器组建而成： 图9 四位全加器原理图 【仿真和测试结果】 下图为四位全加器的仿真图：
静态存储器扩展实验报告
静态存储器扩展实验报告告圳大学实验报深
微机原理与接口技术 课程名称： 静态存储器扩展实验实验项目名称： 信息工程学院学院： 专业：电子信息工程
指导教师：周建华 32012130334 学号：班级：电子洪燕报告人：班 2014/5/21 实验时间： 实验报告提交时间：2014/5/26 教务部制． 一．实验目的与要求： 1. 了解存储器扩展的方法和存储器的读/写。 2. 掌握CPU对16位存储器的访问方法。
二．实验设备 PC机一台，TD-PITE实验装置或TD-PITC实验装置一套，示波器一台。 三．实验原理VCC28A141WE27A122A1326A73A8254A6存储器是用来存储信息的A924A55A1123A46OE22A3762256A10218A2CS209A1部件，是计算机的重要组成部D719A010D618D011D517D112D416D213D315GND14管组成的是由MOS分，静态RAM触发器电路，每个触发器可以存放1位
信息。只要不掉电，所储存的信息就不会丢失。因此，静态RAM工作稳定，不要外加刷新电路，使用方便。 但一般SRAM 的每一个触发器是由6个晶体管组成，SRAM 芯片的集成度不会太高，目前较常用的有6116（2K×8位），图4.1 62256引脚图6268位）622532位。本验平台上选． 用的是62256，两片组成32K×16位的形式，共64K字节。 62256的外部引脚图如图4.1所示。 本系统采用准32位CPU，具有16位外部
数据总线，即D0、D1、…、D15，地址总线为BHE＃（＃表示该信号低电平有效）、BLE ＃、A1、A2、…、A20。存储器分为奇体和偶体，分别由字节允许线BHE＃和BLE＃选通。 存储器中，从偶地址开始存放的字称为规则字，从奇地址开始存放的字称为非规则字。处理器访问规则字只需要一个时钟周期，BHE＃和BLE＃同时有效，从而同时选通存储器奇体和偶体。处理器访问非规则字却需要
静态存储器-实验报告
计算机科学与技术系 实验报告 专业名称计算机科学与技术 课程名称计算机组成与结构 项目名称静态随机存储器实验 班级 学号 姓名 同组人员无 实验日期 2015-10-24
一、实验目的与要求 掌握静态随机存储器RAM 工作特性及数据的读写方法 二、实验逻辑原理图与分析 2.1 实验逻辑原理图及分析 实验所用的静态存储器由一片6116(2K ×8bit)构成(位于MEM 单元)，如下 图所示。6116有三个控制线：CS(片选线)、OE(读线)、WE(写线)，当片选有效(CS=0)时，OE=0时进行读操作，WE=0时进行写操作，本实验将CS 常接地线。 由于存储器(MEM)最终是要挂接到CPU 上，所以其还需要一个读写控制逻辑，使得CPU 能控制MEM 的读写，实验中的读写控制逻辑如下图所示，由于T3的参与，可以保证MEM 的写脉宽与T3一致，T3由时序单元的TS3给出。IOM 用来选择是对I/O 还是对MEM 进行读写操作，RD=1时为读，WR=1时为写。 XMRD XIOR XIOW XMWR RD IOM WE T3 读写控制逻辑 实验原理图如下如所示，存储器数据线接至数据总线，数据总线上接有8 个LED 灯显示D7…D0的内容。地址线接至地址总线，地址总线上接有8个LED 灯显示A7…A0的内容，地址由地址锁存器(74LS273,位于PC&AR 单元)给出。数据开关(位于IN 单元)经一个三态门(74LS245)连至数据总线，分时给出地址和数据。地址寄存器为8位，接入6116的地址A7…A0，6116的高三位地址A10…A8接地，所以其实际容量为256字节。
湘潭大学计算机原理实验二ROM存储器与RAM存储器实验报告
计算机原理与设计 实验报告 实验二存储器实验 ：XXX 学号：2013551728
班级：13级软件工程2班 实验日期：2014年10 月29 日 1.FPGA中ROM定制与读出实验 一．实验目的 1、掌握FPGA中ROM的设置，作为只读存储器ROM的工作特性和配置方法。 2、用文本编辑器编辑mif文件配置ROM，学习将程序代码以mif格式文件加载于ROM中； 3、在初始化存储器编辑窗口编辑mif文件配置ROM； 4、验证FPGA中ROM的功能。 二．实验原理 ALTERA的FPGA中有许多可调用的模块库，可构成如rom、ram、fifo等存储器结构。CPU 中的重要部件，如RAM、ROM可直接调用他们构成，因此在FPGA中利用嵌入式阵列块EAB 可以构成各种结构的存储器，ROM是其中的一种。ROM有5组信号：地址信号address[ ]、数据信号q[ ]、时钟信号inclock、outclock、允许信号memenable，其参数都是可以设定的。由于ROM是只读存储器，所以它的数据口是单向的输出端口，ROM中的数据是在对FPGA 现场配置时，通过配置文件一起写入存储单元的。图2-1-1中的ROM有3组信号：inclk——输入时钟脉冲；instruction[31..0]——lpm_ROM的32位数据输出端；a[4..0]——lpm_ROM的5位读出地址。 实验中主要应掌握以下三方面的内容： （1）ROM的参数设置； （2）ROM中数据的写入，即FILE初始化文件的编写；
（3）ROM的实际应用，在GW48_CP+实验台上的调试方法。 三．实验步骤 （1）新建工程。工程名是scinstmem.qpf。 （2）用初始化存储器编辑窗口编辑ROM配置文件（文件名.mif）。这里预先给出后面将要用到的指令存储器初始化文件：scinstmem.mif 。如下图，scinstmem.mif中的数据是机器指令代码。 scinstmem.mif中的数据 （3）模块设计。用图形编辑，使用工具Mega Wizard Plug-In Manager，定制指令存储器rom 宏功能块。设置地址总线宽度address[]和数据总线宽度q[]，分别为5位和32位,并添加输入输出引脚，如图设置和连接。 ROM的结构图 在设置rom数据参数选择项file的对应窗口中（下图），用键盘输入ROM配置文件的路径（scinstmem.mif），然后设置在系统ROM/RAM读写允许，以便能对FPGA中的ROM在系统读写。
实验十四 存储器扩展机读写实验
实验十四存储器扩展机读写实验 一、实验目的 （1）通过阅读并测试示例程序，完成程序设计题，熟悉静态RAM的扩展方法。 （2）了解8086/8088与存储器的连接，掌握扩展存储器的读写方法。 二、实验内容 1.实验原理（62256RAM介绍） 62256是32*8的静态存储器，管脚如图所示。其中：A0~A14为地址线，DB0~DB7为数据线，/cs为存储器的片选，/OE为存储器数据输出选通信号，/WE为数据写入存储器信号。62256工作方式如下图。 /CS /WE /OE 方式DB-~DB7 H X X 未选中高阻 L H H 读写禁止高阻 L L H 写IN L H L 读OUT 2.实验内容 设计扩展存储电器的硬件连接图并编制程序，讲字符A~Z循环存入62256扩展RAM 中，让后再检查扩展存储器中的内容。 三、程序设计 编写升序，将4KB扩展存储器交替写入55H和0AAH。 程序如下： RAMADDR EQU 0000H RAMOFF EQU 9000H COUNT EQU 800H CODE SEGMENT ASSUME CS:CODE START: PROC NEAR MOV AX,RAMADDR MOV DS,AX MOV BX,RAMOFF MOV CX,COUNT MOV DL,55h MOV AX ,0AAH REP: MOV [BX],DL INC BX MOV [BX],AX INC BX LOOP REP JMP $ CODE ENDS END START 四、实验结果 通过在软件上调试，运行时能够看到内存地址的改变，证明此扩展的程序成功实现了。 五、实验心得
计算机组成原理存储器读写和总线控制实验实验报告
信息与管理科学学院计算机科学与技术 实验报告 课程名称：计算机组成原理 实验名称：存储器读写和总线控制实验 姓名：班级：指导教师：学号： 实验室：组成原理实验室 日期： 2013-11-22
一、实验目的 1、掌握半导体静态随机存储器RAM的特性和使用方法。 2、掌握地址和数据在计算机总线的传送关系。 3、了解运算器和存储器如何协同工作。 二、实验环境 EL-JY-II型计算机组成原理实验系统一套，排线若干。 三、实验内容 学习静态RAM的存储方式，往RAM的任意地址里存放数据，然后读出并检查结果是否正确。 四、实验操作过程 开关控制操作方式实验 注：为了避免总线冲突，首先将控制开关电路的所有开关拨到输出高电平“1”状态，所有对应的指示灯亮。 本实验中所有控制开关拨动，相应指示灯亮代表高电平“1”，指示灯灭代表低电平“0”。连线时应注意：对于横排座，应使排线插头上的箭头面向自己插在横排座上；对于竖排座，应使排线插头上的箭头面向左边插在竖排座上。 1、按图3－1接线图接线： 2、拨动清零开关CLR，使其指示灯显示状态为亮—灭—亮。 3、往存储器写数据：
以往存储器的（FF ） 地址单元写入数据“AABB ”为例，操作过程如下： 4、按上述步骤按表3－2所列地址写入相应的数据 表3－2 5、从存储器里读数据： 以从存储器的（FF ） 地址单元读出数据“AABB ”为例，操作过程如下： (操作) (显示) (操作) (显示) (操作) (显6、按上述步骤读出表3－2数据，验证其正确性。 五、实验结果及结论 通过按照实验的要求以及具体步骤，对数据进行了严格的检验，结果是正确的，具体数据如图所示：
存储器管理实验报告.docx
操作系统实验报告 存储器管理 学院电信学院 专业计算机科学与技术 班级 14级计科一班 实验题目动态分区分配 实验组别第三组 指导老师曹华
一、实验目的 了解动态分区分配方式中使用的数据结构和分配算法，并进一步加深对动态分区存储管理方式及其实现过程的理解。 二、实验内容 用Ｃ语言分别实现采用首次适应算法和最佳适应算法的动态分区分配过程alloc()和回收过程free()。其中，空闲分区通过分区链来管理，在进行内存分配时，系统优先使用空闲区低端的空间。 请分别用首次适应算法和最佳适应算法进行内存块的分配和回收，要求每次分配和回收后显示出空闲内存分区链的情况。 三、实验主要仪器设备 软件环境：ＶＣ＋＋６编程环境 四、实验原理及设计方案 1.实验原理： 可变分区调度算法有：最先适应分配算法，循环首次适应算法，最佳适应算法，最坏适应算法。 首次适应算法（First-fit）：当要分配内存空间时，就查表，在各空闲区中查找满足大小要求的可用块。只要找到第一个足以满足要求的空闲块就停止查找，并把它分配出去； 如果该空闲空间与所需空间大小一样，则从空闲表中取消该项；如果还有剩余，则余下的部分仍留在空闲表中，但应修改区分大小和分区始址。 用户提出内存空间的申请：系统根据申请者的要求，按照一定的分配策略分析内存空间的使用情况，找出能满足请求的空闲区，分给申请者；当程序执行完毕或主动归还内存资源时，系统要收回它所占用的内存空间或它归还的部分内存空间。 最佳适应算法（Best-fit）：当要分配内存空间时，就查找空闲表中满足要求的空闲块，并使得剩余块是最小的。然后把它分配出去，若大小恰好合适，则直按分配；若有剩余块，则仍保留该余下的空闲分区，并修改分区大小的起始地址。 内存回收：将释放作业所在内存块的状态改为空闲状态，删除其作业名，设置为空，并判断该空闲块是否与其他空闲块相连，若释放的内存空间与空闲块相连时，则合并为同一个空闲块，同时修改分区大小及起始地址。 每当一个进程被创建时，内存分配程序首先要查找空闲内存分区链，从中寻找一个合适的空闲块进行划分，并修改空闲内存分区链，系统根据回收区的首址，从空闲区链中找到相应的插入点，此时出现如下四种情况： (１)回收区与插入点的前一个空闲区Ｆ１相邻接，此时可将回收区直接与Ｆ１合并，并修改Ｆ１的大小； (２)回收区与插入点的后一个空闲分区Ｆ２相邻接，此时可将回收区直接与Ｆ２合并，并用回收区的首址作为新空闲区的首址，大小为二者之和； (３)回收区同时与插入点的前后两个空闲分区邻接，此时需将三者合并； (４)回收区不与任何一个空闲区邻接，此时应建一新的表项 2.主要数据结构的说明 定义一个空闲区说明表结构
FPGA一位全加器设计实验报告
题目：1位全加器的设计 一．实验目的 1.熟悉QUARTUSII软件的使用； 2.熟悉实验硬件平台的使用； 3.掌握利用层次结构描述法设计电路。 二．实验原理 由于一位全加器可由两个一位半加器与一个或门构成，首先设计半加器电路，将其打包为半加器模块；然后在顶层调用半加器模块组成全加器电路；最后将全加器电路编译下载到实验箱，其中ain,bin,cin信号可采用实 验箱上SW0,SW1,SW2键作为输入，并将输 入的信号连接到红色LED管 LEDR0,LEDR1,LEDR2上便于观察，sum,cout 信号采用绿色发光二极管LEDG0,LEDG1来 显示。 三．实验步骤 1.在QUARTUSII软件下创建一工程，工程名为full_adder，芯片名为EP2C35F672C6； 2.新建Verilog语言文件，输入如下半加器Verilog语言源程序； module half_adder(a,b,s,co); input a,b; output s,co; wire s,co; assign co=a & b; assign s=a ^ b; Endmodule 3.保存半加器程序为，进行功能仿真、时序仿真，验证设计的正确性。 其初始值、功能仿真波形和时序仿真波形分别如下所示
4.选择菜单File→Create/Update→Create Symbol Files for current file，创建半加器模块； 5.新建一原理图文件，在原理图中调用半加器、或门模块和输入，输出引脚，按照图1所示连接电路。并将输入ain,bin,cin连接到FPGA的输出端，便于观察。完成后另保存full_adder。 电路图如下 6.对设计进行全编译，锁定引脚，然后分别进行功能与时序仿真，验证全加器的逻辑功能。其初始值、功能仿真波形和时序仿真波形分别如下所示
实验一扩展存储器读写实验
实验一：扩展存储器读写实验 一.实验要求 编制简单程序，对实验板上提供的外部存贮器（62256）进行读写操作。 二.实验目的 1．学习片外存储器扩展方法。 2．学习数据存储器不同的读写方法。 三.实验电路及连线 将P1.0接至L1。CS256连GND孔。 四.实验说明 1．单片机系统中，对片外存贮器的读写操作是最基本的操作。用户藉此来熟悉MCS51单片机编程的基本规则、基本指令的使用和使用本仿真实验系统调试程序的方法。 用户编程可以参考示例程序和流程框图。本示例程序中对片外存贮器中一固定地址单元进行读写操作，并比较读写结果是否一致。不一致则说明读写操作不可靠或该存储器单元不可靠，程序转入出错处理代码段（本示例程序通过熄灭一个发光二极管来表示出错）。读写数据的选用，本例采用的是55（0101，0101）与AA（1010，1010）。一般采用这两个数据的读写操作就可查出数据总线的短路、断路等，在实际调试用户电路时非常有效。 用户调试该程序时，可以灵活使用单步、断点和变量观察等方法，来观察程序执行的流程和各中间变量的值。 2．在I状态下执行MEM1程序，对实验机数据进行读写，若L1灯亮说明RAM读
写正常。 3．也可进入LCA51的调试工具菜单中的对话窗口，用监控命令方式读写RAM，在I状态执行SX0000↓ 55，SPACE，屏幕上应显示55，再键入AA，SPACE，屏幕上也应显示AA，以上过程执行效果与编程执行效果完全相同。 注：SX是实验机对外部数据空间读写命令。 4．本例中，62256片选接地时，存储器空间为0000~7FFFH。 五.实验程序框图 实验示例程序流程框图如下： 六.实验源程序： ORG 0000H LJMP START ORG 0040H START:
4位全加器实验报告.doc
四位全加器 11微电子黄跃1117426021 【实验目的】 采用modelsim集成开发环境，利用verilog硬件描述语言中行为描述模式、结构描述模式或数据流描述模式设计四位进位加法器。 【实验内容】 加法器是数字系统中的基本逻辑器件。多位加法器的构成有两种方式：并行进位和串行进位方式。并行进位加法器设有并行进位产生逻辑，运算速度快；串行进位方式是将全加器级联构成多位加法器。通常，并行加法器比串行级联加法器占用更多的资源，并且随着位数的增加，相同位数的并行加法器比串行加法器的资源占用差距也会越来越大。 实现多位二进制数相加的电路称为加法器,它能解决二进制中1＋1＝10的功能（当然还有 0＋0、0＋1、1＋0）. 【实验原理】 全加器 除本位两个数相加外，还要加上从低位来的进位数，称为全加器。图4为全 加器的方框图。图5全加器原理图。被加数A i 、加数B i 从低位向本位进位C i-1 作 为电路的输入，全加和S i 与向高位的进位C i 作为电路的输出。能实现全加运算 功能的电路称为全加电路。全加器的逻辑功能真值表如表2中所列。 信号输入端信号输出端 A i B i C i S i C i 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 1
表2 全加器逻辑功能真值表 图4 全加器方框图 图5 全加器原理图 多位全加器连接可以是逐位进位，也可以是超前进位。逐位进位也称串行进位，其逻辑电路简单，但速度也较低。 四位全加器 如图9所示，四位全加器是由半加器和一位全加器组建而成： 图9 四位全加器原理图 【实验步骤】 (1)建立新工程项目： 打开modelsim软件，进入集成开发环境，点击File→New project建立一
实习五虚拟存储器实验报告
实习五虚拟存储器 一、实习内容 模拟分页式虚拟存储管理中硬件的地址转换和缺页中断，以及选择页面调度算法处理缺页中断。 二、实习目的 在计算机系统中，为了提高主存利用率，往往把辅助存储器（如磁盘）作为主存储器的扩充，使多道运行的作业的全部逻辑地址空间总和可以超出主存的绝对地址空间。用这种办法扩充的主存储器称为虚拟存储器。通过本实习帮助同学理解在分页式存储管理中怎样实现虚拟存储器。 三、实习题目 本实习有三个题，其中第一题必做，第二、第三题中可任选一个。 第一题：模拟分页式存储管理中硬件的地址转换和产生缺页中断。 [提示]： (1) 分页式虚拟存储系统是把作业信息的副本存放在磁盘上，当作业被选中时，可把作业的开始几页先装入主存且启动执行。为此，在为作业建立页表时，应说明哪些页已在主存，哪些页尚未装入主存，页表的格式为： 其中，标志——用来表示对应页是否已经装入主存，标志位=1，则表示该页已经在主存，标志位=0，则表示该页尚未装入主存。 主存块号——用来表示已经装入主存的页所占的块号。 在磁盘上的位置——用来指出作业副本的每一页被存放在磁盘上的位置。 (2) 作业执行时，指令中的逻辑地址指出了参加运算的操作数存放的页号和单元号，硬件的地址转换机构按页号查页表，若该页对应标志为“1”，则表示该页已在主存，这时根据关系式： 绝对地址=块号 块长+单元号 计算出欲访问的主存单元地址。如果块长为2的幂次，则可把块号作为高地址部分，把单元号作为低地址部分，两者拼接而成绝对地址。按计算出的绝对地址可以取到操作数，完成一条指令的执行。若访问的页对应标志为“0”，则表示该页不在主存，这时硬件发“缺页中断”信号，由操作系统按该页在磁盘上的位置，把该页信息从磁盘读出装入主存后再重新执行这条指令。 (3) 设计一个“地址转换”程序来模拟硬件的地址转换工作。当访问的页在主存时，则形成绝对地址，但不去模拟指令的执行，而用输出转换后的地址来代替一条指令的执行。当访问的页不在主存时，则输出“*该页页号”，表示产生了一次缺页中断。该模拟程序的算法如图5-1。 (4) 假定主存的每块长度为128个字节；现有一个共七页的作业，其中第0页至第3
八位加法器设计实验报告
实验四：8位加法器设计实验 1.实验目的：熟悉利用quartus原理图输入方法设计简单组合电路，掌握层次化设计方法。 2.实验原理：一个八位加法器可以由八个全加器构成，加法器间的进位可以串行方式实现，即将低位加法器的进位输出cout与相邻的高位加法器的最低进位输入信号cin相接。 3.实验任务：完成半加器，全加器，八位加法器设计，使用例化语句，并将其设计成一个原件符号入库，做好程序设计，编译，程序仿真。 1）编译成功的半加器程序： module h_adder(a,b,so,co); input a,b; output so,co; assign so=a^b; assign co=a&b; endmodule 2）编译成功的全加器程序： module f_adder(ain,bin,cin,cout,sum); output cout,sum;input ain,bin,cin; wire net1,net2,net3; h_adder u1(ain,bin,net1,net2); h_adder u2(.a(net1),.so(sum),.b(cin),.co(net3));
or u3(cout,net2,net3); endmodule 3）编译成功的八位加法器程序： module f_adder8(ain,bin,cin,cout,sum); output [7:0]sum; output cout;input [7:0]ain,bin;input cin; wire cout0, cout1, cout2 ,cout3, cout4,cout5,cout6; f_adder u0(.ain(ain[0]),.bin(bin[0]),.cin(cin),.sum(sum[0]) ,.cout(cout0)); f_adder u1(.ain(ain[1]),.bin(bin[1]),.cin(cout0),.sum(sum[1 ]),.cout(cout1)); f_adder u2(.ain(ain[2]),.bin(bin[2]),.cin(cout1),.sum(sum[2 ]),.cout(cout2)); f_adder u3(.ain(ain[3]),.bin(bin[3]),.cin(cout2),.sum(sum[3 ]),.cout(cout3)); f_adder u4(.ain(ain[4]),.bin(bin[4]),.cin(cout3),.sum(sum[4
存储器和IO扩展实验,计算机组成原理
科技学院 课程设计实验报告 ( 2014--2015年度第一学期) 名称：计算机组成原理综合实验题目：存储器和I/O扩展实验 院系：信息工程系 班级： 学号： 学生姓名： 指导教师：李梅王晓霞 设计周数：一周 成绩： 日期：2015 年1 月
一、目的与要求 1. 内存储器部件实验 （1）熟悉ROM芯片和RAM芯片在功能和使用方法等方面的相同和差异之处；学习用编程器设备向EEPROM芯片内写入一批数据的过程和方法。 （2）理解并熟悉通过字、位扩展技术实现扩展存储器系统容量的方案； （3）了解静态存储器系统使用的各种控制信号之间正常的时序关系； （4）了解如何通过读、写存储器的指令实现对58C65 ROM芯片的读、写操作； （5）加深理解存储器部件在计算机整机系统中的作用。 2. I/O口扩展实验 学习串行口的正确设置和使用。 二、实验正文 1．主存储器实验内容 1．1实验的教学计算机的存储器部件设计（说明只读存储器的容量、随机读写器的容量，各选用了什么型号及规格的芯片、以及地址空间的分布） 在教学计算机存储器部件设计中，出于简化和容易实现的目的，选用静态存储器芯片实现内存储器的存储体，包括唯读存储区（ROM，存放监控程序等） 和随读写存储区（RAM）两部分，ROM存储区选用4片长度8位、容量8KB 的58C65芯片实现，RAM存储区选用2片长度8位、容量2KB的6116芯片 实现，每2个8位的芯片合成一组用于组成16位长度的内存字，6个芯片被分 成3组，其地址空间分配关系是：0-1777h用于第一组ROM，固化监控程序， 2000-2777h用于RAM，保存用户程序和用户数据，其高端的一些单元作为监 控程序的数据区，第二组ROM的地址范围可以由用户选择，主要用于完成扩 展内存容量（存储器的字、位扩展）的教学实验。 1．2扩展8K字的存储空间，需要多少片58C65芯片，58C65芯片进行读写时的特殊要求 要扩展8K字的存储空间，需要使用2片（每一片有8KB容量，即芯片内由8192个单元、每个单元由8个二进制位组成）存储器芯片实现。对 58C65 ROM芯片执行读操作时，需要保证正确的片选信号（/CE）为低点平， 使能控制信号（/OE）为低电平，读写命令信号（/WE）为高电平，读58C65 ROM 芯片的读出时间与读RAM芯片的读出时间相同，无特殊要求；对58C65 ROM 芯片执行写操作时，需要保证正确的片选信号（/CE）为低电平，使能控制信 号（/OE）为高电平，读写命令信号（/WE）为低电平，写58C65 ROM芯片的 维持时间要比写RAM芯片的操作时间长得多。为了防止对58C65 ROM芯片执 行误写操作，可通过把芯片的使能控制引脚（/OE）接地来保证，或者确保读 写命令信号（/WE）恒为高电平。 1．3在实验中思考为何能用E命令直接写58C65芯片的存储单元，而A命令则有时不正确；
实验五存储器读写实验报告
实验五存储器读写实验报告 实验报告 课程名：《计算机组成原理》题目：实验五存储器读写班级：计算机+ 自动化0901班姓名：张哲玮，郑俊飞 《计算机组成原理》实验报告- 1 - 实验五、存储器读写实验 一、目的与要求 (1)掌握存储器的工作特性 (2)熟悉静态存储器的操作过程，验证存储器的读写方法 二、实验原理及原理图 (1)?静态存储器芯片6116的逻辑功能 6116是一种数据宽度为8位(8个二进制位)，容量为2048字节的静态存储器芯片，封在24引脚的封装中，封装型式如图2-7所示。6116芯片有8根双向三态数据线D7-D0,所谓三态是指输入状态，输出状态和高阻状态，高阻状态数据线处于一种特殊的“断开”状态；11根地址线A10-A0,指示芯片内部2048个存储单元号;3根控制线CS片选控制信号，低电平时，芯片可进行读写操作，高电平时，芯片保存信息不能进行读写;WE 为写入控制信号，低电平时，把数据线上的信息存入地址线A10-A0指示的存储单元中;0E为输出使能控制信号，低电平时，把地址线A10-A0指示的存储单元中的数据读出送到数据线上。
6116芯片控制信号逻辑功能表 (2).存储器实验单元电路 因为在计算机组成原理实验中仅用了256个存储单元，所以6116芯片的3根地址线A11-A8接地也没有多片联用问题，片选信号CS接地使芯片总是处于被选中状态。芯片的WE和0E信号分别连接实验台的存储器写信号M-W和存储器读信号M-Ro这种简化了控制过程的实验电路可方便实验进行。 存储器部件电路图 (3)?存储器实验电路 存储器读\写实验需三部分电路共同完成:存储器单元(MEM UNIT),地址寄存器单元(ADDRESS UNIT)和输入，输出单元(INPUT/OUTPIT UNIT).存储器单元6116芯片为中心构成，地址寄存器单元主要由一片74LS273组成，控制信号B-AR的作用是把总线上的数据送入地址寄存器，向存储器单元电路提供地址信息，输入，输出单元作用与以前相同。
计算机组成原理实验五存储器读写实验
实验五 存储器读写实验实验目的 1. 掌握存储器的工作特性。 2. 熟悉静态存储器的操作过程，验证存储器的读写方法。 二、实验原理 表芯片控制信号逻辑功能表
2. 存储器实验单元电路 芯片状态 控制信号状态 DO-D7 数据状态 M-R M -W 保持 1 1 高阻抗 读出 0 1 6116-^总钱 写人 1 0 总线-*6116 无效 报警 ^2-10 D7—DO A7—A0
團2-8存储器实验电路逻辑图 三、实验过程 1. 连线 1） 连接实验一（输入、输出实验）的全部连线。 2） 按逻辑原理图连接M-W M-R 两根信号低电平有效信号线 3） 连接A7-A0 8根地址线。 4） 连接B-AR 正脉冲有效信号 2. 顺序写入存储器单元实验操作过程 1） 把有B-AR 控制开关全部拨到0,把有其他开关全部拨到1,使全部信号都处 于无效 状态。 2） 在输入数据开关拨一个实验数据，如“ 00000001”即16进制的01耳 把IO-R 控制开关拨下，把地址数据送到总线。 3） 拨动一下B-AR 开关，即实现“1-0-1 ”产生一个正脉冲，把地址数据送地 址寄存器保存。 4） 在输入数据开关拨一个实验数据，如“ 10000000',即16进制的80耳 把IO-R 控 制开关拨下，把实验数据送到总线。 3. 存储器实验电路 0 O O 0 0 olo O O O O 0 00 OUTPUT L/O :W 8-AR ￡ ■」2 ■七 ol^Fgr' L P O 74LS273 A7- AO vz 0 o|o 0 r 6116 A7 INPUT D7-O0 [olololololololol T2
数据库存储器与触发器实验报告
南昌航空大学实验报 二0 一七年5月3日 课程名称：数据库概论实验名称：存储器与触发器 班级： XX X 姓名：XXX 同组人： 指导教师评定：________________________________________ 签名：__________________ 一、实验环境 1. Windows2000或以上版本； 2. SQLServer2000 或2005。 二、实验目的 1. 掌握存储过程的创建，修改，使用，删除; 2. 掌握触发器的创建，修改，使用，删除。 三、实验步骤及参考源代码 1.创建过程代码： CREATEPROCEDURI_P_Proc( @ccna varchar (10), @cnochar (4) OUTPU,T@cna varchar (10) OUTPU,T@pnavarchar (20) OUTPU,T@numint OUTPUT
AS SELECT@cna=cna, @cno=cp. cno, @pna=pna, @num=num FROMcp , customer , paper WHEREcustomer . cno=cp. cno ANDpaper . pno=cp. pno ANDcna =@ccna; 6.执行存储过程C_P_Pro,实现对李涛，钱金浩等不同顾客的订阅信息查询 execute C_P_Proc @nam=e' 李涛' execute C_P_Proc @nam=e' 钱金浩' 7，删除存储过程C_P_Prcc DROPPROCEDURCE_P_PROC （4）在DingBao数据库中针对PAPER创建插入触发器TR_PAPER_I删除触发器TR_PAPER_D修改触发器TR_PAPER_J具体要求如下。 <1>对PAPER的插入触发器：插入报纸记录，单价为负值或为空时，设定为10 元。 CREATE TRIGGER TR_PAPER_I ON paper FOR INSERT AS DECLARE @ippr FLOAT; declare @ipno int;
实验一四位串行进位加法器的设计实验报告
实验一四位串行进位加法器的设计 一、实验目的 1.理解一位全加器的工作原理 2.掌握串行进位加法器的逻辑原理 3.进一步熟悉Quartus软件的使用，了解设计的全过程， 二、实验容 1.采用VHDL语言设计四位串行进位的加法器 2.采用画原理图的方法设计四位串行进位加法器 三、实验步骤 1、使用VHDL语言设计 1.打开File—>New Project Wizard输入文件名adder4保存在D 盘，打开File—>New—>VHDL File,从模版中选择库的说明，use 语句的说明，实体的说明，结构体的说明，编写VHDL代码，然后保存、编译。打开File—>New—>Other File—>Vector Waveform File,查找引脚，从Edit中选择End Time 输入40、ns 保存。从Assignments—>Settings—>Simulator Settings —>Functional 然后Processing—>Generate Functional Simnlation Netlist —>确定。选择Start Simulation保存最后的波形图，打开File—>close 关闭工程。 底层文件： LIBRARY ieee;
USE ieee.std_logic_1164.ALL; ENTITY fadder IS PORT ( a, b,cin : IN STD_LOGIC; s, co : OUT STD_LOGIC ); END fadder; ARCHITECTURE arc1 OF fadder IS BEGIN s<=a xor b xor cin; co<=((a xor b)and cin)or(a and b); END arc1; 顶层文件： LIBRARY ieee; USE ieee.std_logic_1164.ALL; ENTITY adder4 IS PORT ( c0: IN STD_LOGIC; a,b : IN STD_LOGIC_VECTOR(3 DOWNTO 0); s : OUT STD_LOGIC_VECTOR(3 DOWNTO 0);
实验五_存储器设计
计算机组成原理 实验五《存储器设计》 实验报告 姓名：吴速碘黄紫微 学号：13052053 13052067 班级：计算机二班 日期2015、5、25
实验五存储器设计 一、实验目的 1、掌握RAM和ROM的Verilog语言描述方法； 2、学习用宏模块的方法定制RAM和ROM。 二、实验任务 1、设计并实现一个128*16 的单端口的RAM； 2、设计并实现一个128*16的ROM； 3、设计并实现一个双端口的128*16的RAM 4、设计并实现一个16*32的FIFO。 5、设计并实现正弦信号发生器，见“正弦信号发生器实验指南”。 三、实验步骤 1 编写Verilog代码（见附页） 2功能仿真 进行分析与综合，排除语法上的错误 建立波形仿真文件，输入激励 生成功能仿真网表 进行功能仿真，观察输出结果 3选择器件 DE2_70开发板的使用者请选择EP2C70F896C6 4绑定管脚 5 下载验证 DE2_70开发板的下载:使用USB-Blaster进行下载 四、实验内容 五、实验思考题 1、分析存储器采用三态输出的原因是什么？ 存储器的输出端是连接在数据总线上的。数据总线相当于一条车流频繁的大马路，必须在绿灯条件下，车辆才能进入这条大马路，否则要撞车发生交通事故。同 理，存储器中的数据是不能随意传送到数据总线上的。例如，若数据总线上的数 据是“1”(高电平5V)，存储器中的数据是“0”(低电平0V)，两种数据若碰到一 起就会发生短路而损坏单片机。因此，存储器输出端口不仅能呈现“l”和“0”两 种状态，还应具有第三种状态“高阻"态。呈“高阻"态时，输出端口相当于断开，对数据总线不起作用，此时数据总线可被其他器件占用。当其他器件呈“高阻”态 时，存储器在片选允许和输出允许的条件下，才能将自己的数据输出到数据总线 上。 2、单端口和双端口的区别是什么？ 单端口ram是ram的读写只有一个端口，同时只能读或者只能写。 双端口ram是ram读端口和写端口分开，一个端口能读，另一个端口可以同时写。 3、什么情况下考虑采用双端口存储器？
微机原理实验---存储器的扩展实验
深圳大学实验报告 课程名称：_____________ 微机计算机设计__________________ 实验项目名称：静态存储器扩展实验______________ 学院：_________________ 信息工程学院____________________ 专业：_________________ 电子信息工程____________________ 指导教师：____________________________________________ 报告人：________ 学号：2009100000班级：＜1＞班 实验时间：_______ 2011.05. 05 实验报告提交时间：2011. 05. 31 教务处制 一、实验目的 1. 了解存储器扩展的方法和存储器的读/ 写。 2. 掌握CPU寸16位存储器的访问方法。 二、实验要求
编写实验程序，将OOOOH H OOOFH共16个数写入SRAM的从0000H起始的一段空间中，然后通过系统命令查看该存储空间，检测写入数据是否正确。 三、实验设备 PC 机一台，TD-PITE 实验装置或TD-PITC 实验装置一套。 四、实验原理 1、存储器是用来存储信息的部件，是计算机的重要组成部分，静态RAM是由MOS 管组成的触发器电路，每个触发器可以存放1 位信息。只要不掉电，所储存的信息就不会丢失。此，静态RAM工作稳定，不要外加刷新电路，使用方便。 2、本实验使用两片的62256芯片，共64K字节。本系统采用准32位CPU具有16 位外部数据总线，即D0 D1、…、D15,地址总线为BHE^(#表示该信号低电平有效)、BLE#、A1、A2、…、A20。存储器分为奇体和偶体，分别由字节允许线BH四和BLE#选通。存储器中，从偶地址开始存放的字称为规则字，从奇地址开始存放的字称为非规则字。处理器访问规则字只需要一个时钟周期，BH即和BLE #同时有效，从而同时选通存储器奇体和偶体。处理器访问非规则字却需要两个时钟周期，第一个时钟周期BH即有效，访问奇字节；第二个时钟周期BLE#有效，访问偶字节。处理器访问字节只需要一个时钟周期，视其存放单元为奇或偶，而BH四或BLE#有效，从而选通奇体或偶体。 五、实验过程 1、按图接线好电路。 2. 编写实验程序，经编译、链接无误后装入系统。 实验部分代码如下： STACK SEGMENT STACK DW 32 DUP(?) STACK ENDS CODE SEGMENT START PROC FAR ASSUME CS:CODE MOV AX, 8OOOH ; MOV DS, AX AAO: MOV SI, OOOOH ; MOV CX, OO1OH MOV AX, OOOOH AA1: MOV [SI], AX
实验一 存储器实验
实验一存储器实验 1.FPGA中LPM_ROM定制与读出实验 一.实验目的 1、掌握FPGA中lpm_ROM的设置,作为只读存储器ROM的工作特性与配置方法。 2、用文本编辑器编辑mif文件配置ROM,学习将程序代码以mif格式文件加载于 lpm_ROM中; 3、在初始化存储器编辑窗口编辑mif文件配置ROM; 4、验证FPGA中mega_lpm_ROM的功能。 二.实验原理 ALTERA的FPGA中有许多可调用的LPM (Library Parameterized Modules)参数化的模块库,可构成如lpm_rom、lpm_ram_io、lpm_fifo、lpm_ram_dq的存储器结构。CPU 中的重要部件,如RAM、ROM可直接调用她们构成,因此在FPGA中利用嵌入式阵列块EAB 可以构成各种结构的存储器,lpm_ROM就是其中的一种。lpm_ROM有5组信号:地址信号address[ ]、数据信号q[ ]、时钟信号inclock、outclock、允许信号memenable,其参数都就是可以设定的。由于ROM就是只读存储器,所以它的数据口就是单向的输出端口,ROM中的数据就是在对FPGA现场配置时,通过配置文件一起写入存储单元的。图3-1-1中的lpm_ROM有3组信号:inclk——输入时钟脉冲;q[23、、0]——lpm_ROM的24位数据输出端;a[5、、0]——lpm_ROM的6位读出地址。 实验中主要应掌握以下三方面的内容: ⑴ lpm_ROM的参数设置; ⑵ lpm_ROM中数据的写入,即LPM_FILE初始化文件的编写; ⑶lpm_ROM的实际应用,在GW48_CP+实验台上的调试方法。 三.实验步骤 (1)用图形编辑,进入mega_lpm元件库,调用lpm_rom元件,设置地址总线宽度address[] 与数据总线宽度q[],分别为6位与24位,并添加输入输出引脚,如图3-1-1设置与连接。 (2)设置图3-1-1为工程。 (3)在设置lpm_rom数据参数选择项lpm_file的对应窗口中(图3-1-2),用键盘输入 lpm_ROM配置文件的路径(rom_a、mif),然后设置在系统ROM/RAM读写允许,以便能