fpga 扇入扇出

今天在读fpga的综合报告时发现了一个问题fan-in和fan-out。当时就傻眼了，毛意思呀，我去一查原来是扇出，大爷的，当时上课时老师也没说过这玩意，就是自己有点感觉。扇入就是可以

允许有几个输入，扇出就是可以带动几个负载。之后我有在网上找了一些资料。

在谈到多扇出问题之前，先了解几个相关的信息，也可以当成是名词解释。

扇入、扇出系数

扇入系数是指门电路允许的输入端数目。一般门电路的扇入系数为1—5，最多不超过8。扇出系数是指一个门的输出端所驱动同类型门的个数，或称负载能力。一般门电路的扇出系数为8，驱动器的扇出系数可达25。扇出系数体现了门电路的负载能力。

灌电流、拉电流

当逻辑门输出端是低电平时，灌入逻辑门的电流称为灌电流，灌电流越大，输出端的低电平就越高。当逻辑门输出端是高电平时，逻辑门输出端的电流是从逻辑门中流出，这个电流称为拉电流。简单的理解就是逻辑门的输入（灌电流）和输出电流（拉电流）。

上、下拉电阻

上拉电阻就是将不确定的信号通过一个电阻嵌位在高电平（即拉电流），来增加高电平输出时的驱动能力，以解决总线驱动能力不足时提供电流；下拉电阻就是将不确定的信号通过一个电阻嵌位在低电平，是用来吸收电流的，也就是灌电流。负载效应

当输出负载大于它的扇出能力的时候，就会有如下的效应：

1、输出低态时，输出电压V OL可能高于V OLmax。

2、输出高态时，输出电压V OH可能高于V OLmin。

3、输出的传播延迟可能大于规格说明的延迟值。

4、输出的上升和下降时间可能大于规格说明的延迟值。

5、器件工作温度可能升高，从而降低其可靠性，最终引起器件失效。

好了，科普工作到此结束，再介绍关于FPGA组合逻辑中的多扇出问题。前面已经介绍了什么是扇出和扇出系数。多扇出问题，通常是指用一个节点驱动多个下级逻辑器件，此问题会严重影响FPGA布线的稳定性，设计的时候要多加注意，此时采用的是复制寄存器策略。

举个例子：CLK为系统时钟，M为1MHz方波信号，由于M信号驱动的模块较多，所以M的扇出较多，为了减少扇出，用系统时钟采样，将M信号驱动7个D触发器，然后将7个D触发器的输出端分给7个模块，这样每个复制点

(DUP0~DUP6)平均扇出变为原来的1/7，M的信号扇出变为7，这样就减少了每个信号的扇出，优化了逻辑，也提高了设计的整体性能。简而言之，就是将一路信号

用D触发器和CLK将其分成两路信号，或者是更多路的信号，再让这些信号来驱动下面的各个模块。

如何判断是系统的问题是由于多扇出而导致的呢。我是这样判断的，因为我的模块是一个一个写，一块一块的调试的，所以在分开调试的时候没有出任何问题，当所有的综合在一起的时候，就出现了有一个模块的信号总是不正常，单独调试该模块的时候又正常，然而这两个模块之间又没有什么交互信号，所以，就把问题定位在这个共用信号的驱动能力上了，最终曾加了D触发器，解决了这个问题。

另外经高手指点，还有一种方法是将这个频率信号放在CLK的管脚上，因为时钟管脚的驱动能力比一般的IO口要大一些，所以也就能够带动更多的逻辑门。

最后添加一点关于门控时钟的问题。在编译的时候，系统会报警告，Found X node(s) in clock paths which may be acting as ripple and/or gated cloxks。这种情况是由于使用了门电路来产生时钟，一般处理这个警告的方式都会说：“如果是这样设计的，就不管这个警告了。”不过看了下面的一段文字也就能够理解为什么会有这样的警告了。如果想设计出更完美的产品，还是要考虑这个问题的。

门控时钟指的是不用FPGA内部的全局时钟资源BUFG来控制触发器的时钟沿输入端而是采用组合逻辑和其它时序逻辑（如分频器）产生的信号作为触发器的时钟沿输入端。门控时钟容易带来时钟漂移、毛刺等，使得触发器误动作，通常，对于驱动的触发器数量较少的门控时钟，编译器可以自动将分布时钟缓冲器将其布线优化，但是对于驱动触发器较多的门控时钟，将会使布线不稳定，重者造成设计混乱。门控时中较多，也会使得整个设计的最大工作速度下降，降低产品的性能。

对于门控时钟问题，通常的解决办法是将分频器做成与系统时钟宽度一个周期宽度的脉冲信号，所谓系统时钟就是用全局时钟资源BUFG驱动的高扇出、零漂移、零畸变的时钟资源，在FPGA内部的布线结构是树形结构。

将分频器的输出送入触发器的ce端，当系统时钟到来时，检测ce信号的有效性，当ce信号有效时，将触发器的输出改变，和分频器的作用完全一样，而且这样处理也使得布线更加优化。