基于FPGA的verilog的流水灯程序

基于FPGA的流水灯verilog程序

`define cnt 17d7840 //cnt是计数量此处计时0.5s。我调试的板子晶振频

率是50MHZ。32’h17d7840就是0.5s 。这个十六

进制的数值你可以用电脑自带的计数器转换的。`define cnt_n 17d7841 //cnt值加一，用于下边的计数寄存器led_cnt的复位module led_new (clk,rest,led);

input clk;

input rest;

output [7:0]led;

reg [7:0]led;

reg [7:0]led_n;

reg [31:0] led_cnt;

always@(posedge clk or negedge rest)

begin

if(!rest) led<=8'h80;

else led<=led_n;

end

always@(*)

begin

if(!rest) led_n=8'h00;

else if(led_cnt==32'h`cnt) led_n={led[6:0],led[7]};

else led_n=led;

end

always@(posedge clk or negedge rest)

begin

if(!rest) led_cnt<=32'h0;

else if(led_cnt==32'h`cnt_n) led_cnt<=32'h0;

else led_cnt<=led_cnt+1'b1;

end

endmodule

十进制数转换成十六进制的操作：

先在电脑的开始》附件》计数器；打开计数器，点击“科学型”，窗口右边的键盘输入你想要的计数值，然后再点十六进制就行了

QUARTUS II里面的引脚绑定

其中clk是芯片内部时钟，仔细观察板子，观察晶振连进板子的那个引脚就是时钟引脚了。我板子上边标示的是clk0/17。

注意：把程序复制进去的时候请把那些注释删掉，因为我写那些注释只是在WORD文档写而已的。格式不对