EDA 期末试卷

2010—2011学年第 二 学期

《EDA 技术》 期末考试试卷

系电气信息工程系 专业电子信息工程技术 班级09级 班 姓名 学号

一、选择题（本大题共10小题，每小题2分，共20分）

1.IP 核在EDA 技术和开发中具有十分重要的地位；提供用VHDL 等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路的IP 核为（ ）。

A. 软IP

B. 固IP

C. 硬IP

D. 全对

2.VHDL 语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述的是（ ）。

A. 器件外部特性

B. 器件的内部功能

C. 器件外部特性与内部功能

D. 器件的综合约束

3.进程中的信号赋值语句，其信号更新是（ ）。

A. 立即完成

B. 在进程的最后完成

C. 按顺序完成

D. 都不对

4.不完整的IF 语句，其综合结果可实现（ ）。 A. 时序逻辑电路 B. 组合逻辑电路 C. 双向电路

D. 三态控制电路

5. VHDL 语言中变量定义的位置是 。

A. 实体中中任何位置

B. 实体中特定位置

C. 结构体中任何位置

D. 结构体中特定位置

6.变量和信号的描述正确的是（ ）。

A. 变量可以带出进程

B. 信号可以带出进程

C. 信号不能带出进程

D. 二者没有区别

7.可以不必声明而直接引用的数据类型是（ ）。

A. STD_LOGIC

B. STD_LOGIC_VECTOR

C. BIT

D. 前面三个答案都是错误的

8.如果a=1，b=1，则逻辑表达式（a XOR b ）OR （NOT b AND a ）的值是（ ）。

A. 0

B. 1

C. 2

D. 不确定

9.在VHDL 的CASE 语句中，条件句中的“=>”不是操作符号，它只相当与（ ）的作用。

A. IF

B. THEN

C. AND

D. OR

10.下面哪一个是VHDL 中的波形编辑文件的后缀名。（ ）

A. gdf

B. scf

C. sys

D. vwf

二、填空题（本大题共10个空，每空1分，共10分）

1.在QuartusII 中进行EDA 设计，要求工程名和 文件名称必须一致。

2.FPGA 的设计开发过程中，进行引脚绑定的目的是 。

3.EDA 实验室GW48实验系统中，要使用CLK0时钟信号需绑定FPGA 的 号引脚。

4.为完成硬件测试而对FPGA 进行直接配置的文件是 文件。

5.LPM 的中文意译是 。

6.在QuartusII 原理图输入法下，使用Mega Wizard Plug-In Manager 完成宏功能模块的设计，结果会产生LPM 的 文件和 文件。

7.在进行LPM_ROM 的设计过程中，.mif 文件的作用是 。

8.在QuartusII 原理图输入法设计中使用 方法实现总线和各条信号线的连接。

9.原理图中8位总线Q 的表达方式（名称）为 。

装

订

线

《EDA 技术》A 卷第 1页（共8页）

《EDA 技术》A 卷第 2页（共8页）

三、简答题（本大题共4小题，每个4分，共16分）

1.在编译（综合）过程中，产生“Error: Top-level design entity "dsc" is undefined”的错误提示，最有可能的原因是什么？

2.基于原理图编辑器的层次化设计方法中，将已设计好的功能模块包装为元件的完整命令是什么？

3.用基于原理图编辑器的层次化设计方法完成一个设计并建立工程，双击包装元件asd，出现Can’t locate design file for entity "asd" 对话框或在编译过程中出现Error: Node instance "inst" instantiates undefined entity "asd"错误提示,最有可能的原因是什么?

4.写出4种VHDL中描述时钟CLK下降沿的语句。

四、程序填空（本大题共2小题10个空，每空1分，共10分）

1.下面程序是1位十进制计数器的VHDL描述，试补充完整。

LIBRARY IEEE;

USE IEEE._____________.ALL;

USE IEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITY CNT10 IS

PORT ( CLK : IN STD_LOGIC ;

Q_OUT : OUT STD_LOGIC_VECTOR(3 DOWNTO 0)) ;

END CNT10;

ARCHITECTURE bhv OF ______ IS

SIGNAL QQ : STD_LOGIC_VECTOR(3 DOWNTO 0);

BEGIN

PROCESS (CLK)

_______

IF __________________ THEN

IF QQ > 10 THEN

QQ <= (OTHERS => '0');

ELSE

QQ <= QQ + 1 ;

END IF;

END IF;

END PROCESS ;

__________

END bhv;

2.下面程序是一个多路选择器的VHDL描述，试补充完整。

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

ENTITY bmux IS

PORT ( sel : ____ STD_LOGIC;

A, B : IN STD_LOGIC_VECTOR(7 DOWNTO 0);

Y : ____ STD_LOGIC_VECTOR(___ DOWNTO 0)) ;

END bmux;

ARCHITECTURE bhv OF bmux IS

BEGIN

y <= A when sel = '1' ______ ______;

END bhv;

《EDA技术》A卷第3页（共8页）《EDA技术》A卷第4页（共8页）

五、程序改错（12分）

仔细阅读下面的程序，找出其中的错误，说明错误原因并在相应的位置进行改正。回答程序下面的问题。

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL; ENTITY decoder IS

PORT( a,b,c : IN STD_LOGIC;

y : OUT STD_LOGIC_VECTOR(7 DOWNTO 0);

);

END ENTITY decoder;

ARCHITECTURE behave OF decoder IS

SIGNAL indata : STD_LOGIC_VECTOR(2 DOWNTO 0); VARIABLE y_out : STD_LOGIC_VECTOR(7 DOWNTO 0); BEGIN

indata <= c&b&a; PROCESS( input ) BEGIN

CASE indata IS

WHEN "000" => y_out <= "00000001"; WHEN "001" => y_out <= "00000010"; WHEN "010" => y_out <= "00000100"; WHEN "011" => y_out <= "00001000"; WHEN "100" => y_out <= "00010000"; WHEN "101" => y_out <= "00100000"; WHEN "110" => y_out <= "01000000"; WHEN "111" => y_out <= "10000000"; END CASE; END PROCESS; y <= y_out;

END ARCHITECTURE behave;

请问该程序的本意是要实现什么样的逻辑电路？

六、读VHDL 程序（10分）

阅读下列VHDL 程序，画出电路原理图。 LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL; ENTITY had IS

PORT ( a : IN STD_LOGIC; b : IN STD_LOGIC; c : OUT STD_LOGIC;

d : OUT STD_LOGIC ); END ENTITY had;

ARCHITECTURE fh1 OF had IS BEGIN

c <= NOT(a NAND b);

d <= (a OR b)AND(a NAND b); END ARCHITECTURE fh1;

七、例化语句编程（10分）

用VHDL 的例化语句实现图6-1电路的逻辑功能。其中与门and_gate 及或门 or_gate 的实体端口如图6-2及6-3所示。写出实现6-1电路的完整的VHDL 程序。

图6-1 图6-2 图6-3

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订

线

《EDA 技术》A 卷第 7页（共8页）

《EDA 技术》A 卷第 8页（共8页）

八、VHDL编程（12分）

编程实现带置数端及同步置数控制端的8位循环左移移位寄存器，如下图。

当C为1且CLK上升沿时，D7～D0置入移位寄存器，当C为0时，移位寄存器在时钟CLK的控制下循环左移。

《EDA技术》考试试卷标准答案及评分标准

一、选择题（本大题共10小题，每小题2分，共20分）

1.A

2.B

3.B

4.A

5.D

6.B

7.C

8.A

9.B 10.D

二、填空题（本大题共10个空，每空1分，共10分）

1.顶层设计文件名

2.将设计实体的端口和实际器件的引脚对应起来

3.93

4.sof格式

5.参数可设置模块库

6.图形 HDL文本

7.为LPM_ROM各单元准备预存的数据

8.名字关联

9.Q[7..0]

三、简答题（本大题共4小题，每个4分，共16分）

1.VHDL程序的实体名、程序文件名、工程名不一致。

2.File → Create/Update → Creat Symbol File for Current File

3.元件asd的原理图文件asd.bdf没有和元件一起导入新的工程文件夹.

4.CLK'EVENT AND CLK = '0'

CLK'EVENT AND CLK = '0' AND CLK'LAST_VALUE = '1'

CLK = '0' AND CLK'LAST_VALUE = '1'

falling_edge(clk)

四、程序填空（本大题共2小题10个空，每空1分，共10分）

1.STD_LOGIC_1164

CNT10

BEGIN

CLK'ENENT AND CLK = '1'

Q_OUT <= QQ

2.IN

OUT

7

ELSE

B

五、程序改错（12分）

①PORT语句中y : OUT STD_LOGIC_VECTOR(7 DOWNTO 0);最后不应有分号（;）。（2分）

②变量定义语句VARIABLE y_out : STD_LOGIC_VECTOR(7 DOWNTO 0);应放在PROCESS与

BIGIN之间。

③PROCESS中的敏感信号应为indata。（2分）

④y_out为变量，CASE语句中的信号赋值符号<=应改为变量赋值符号:=。

⑤END CASE语句前应加上WHEN OTHERS => y_out := "00000000";（2分）

⑥y <= y_out;语句应放在END PORCESS语句前。

另外一种改正方法为：②④⑥中只将②中VARIABLE y_out : STD_LOGIC_VECTOR(7 DOWNTO 0);语句的VARIABLE改为SIGNAL。（②④⑥综合4分）

该程序的本意是要实现“3-8译码器”电路。（2分）

六、读VHDL程序（10分）

程序描述的电路原理图为：

a b c d

评分标准：端口正确2分，每一个门电路正确2分（4个门电路共8分）。

七、例化语句编程（10分）

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

ENTITY zuhc IS

PORT( a,b,c : IN STD_LOGIC;

f : OUT STD_LOGIC );

END ENTITY zuhc;

ARCHITECTURE one OF zuhc IS

SIGNAL t1, t2 : STD_LOGIC ;

COMPONENT and_gate IS

PORT( m, n : IN STD_LOGIC ;

p : OUT STD_LOGIC ) ;

END COMPONENT ;

COMPONENT or_gate IS

PORT( r, s : IN STD_LOGIC ;

q : OUT STD_LOGIC ) ;

END COMPONENT ;

BEGIN

u0 : and_gate PORT MAP( m =>a, n => b, p=> t1 ) ;

u1 : and_gate PORT MAP( m => b, n => c, p=> t2 ) ;

u2 : or_gate PORT MAP( t1, t2, f ) ;

END ARCHITECTURE one ;

评分标准：（1）程序结构2分

（2）元件定义语句 2分（每个1分）

（3）例化语句u0、u1、u2每个2分，共6分

八、VHDL编程（12分）

LIBRARY IEEE ;

USE IEEE.STD_LOGIC_1164.ALL ;

ENTITY LSHIFT IS

PORT ( CLK, C : IN STD_LOGIC;

D : IN STD_LOGIC_VECTOR( 7 DOWNTO 0 );

Q : OUT STD_LOGIC_VECTOR( 7 DOWNTO 0 ));

END LSHIFT ;

ARCHITECTURE behav OF LSHIFT IS

SIGNAL REG : STD_LOGIC_VECTOR( 7 DOWNTO 0 ) ; （1分）

BEGIN

PROCESS( CLK, C )

BEGIN

IF CLK'EVENT AND CLK = '1' THEN

IF C = '1' THEN REG <= D;

ELSE REG( 7 DOWNTO 1 ) <= REG( 6 DOWNTO 0 );

REG(0) <= REG(7);

END IF;

EDN IF;

END PROCESS ; （6分）

Q <= REG; （1分）

END behav;

评分标准：（1）库和包的声明 1分。

（2）实体描述 3分。

（3）结构体描述共8分。其中，中间信号REG定义1分；Q <= REG 1分；置数REG <= D 2分；循环左移实现4分。