简单的并行接口电路PPT课件
合集下载
并行接口芯片
GND； （2）与外设相连：PA7~PA0，端口A引脚； PB7~PB0，端口B引脚； PC7~PC0，端口C引脚； （3）与CPU相连
接口技术
RESET： 复 位 信 号 ， 高 电 平 有 效 。 当 RESET信号有效时，所有内部寄存器都被清 零。同时3个数据端口被自动设置为输入口。 D7~D0：双向数据线 CS：片选信号，低电平有效。 RD：读信号，低电平有效。 WR：写信号，低电平有效。 A1、A0：端口选择信号。规定A1A0为00，01， 10，11时，分别选中端口A、端口B、端口C 和控制端口。
●当外设的选通信号STB有效时，来自外设的 数据装入8255A输入缓冲器后， IBFA=1。
接口技术
●在INTEA=1及IBFA=1且STB=1时，INTRA由 0变1，端口A向CPU发出中断请求信号。
●CPU响应中断，进入中断服务程序，通过 执行IN指令对端口A进行读操作，将端口A中的 数据读入CPU。并由RD的下降沿使INTRA=0， 撤销中断请求，由RD的上升沿使IBFA=0 ，接着 8255A的A口又可以接收外设送来的新数据。
（4）A组控制和B组控制
这两组控制逻辑电路一方面接收内部总线上 的控制字（来自CPU），另一方面接收来自读/ 写控制逻辑电路的读/写命令，由此来决定两组 端口的工作方式及读/写操作。
A组控制——控制端口A及端口C的高4位。 B组控制——控制端口B及端口C的低4位。
接口技术
2.外部引脚
40脚双列直插封装，引脚分配如图6.6所示。 （ 1 ） 电 源 、 地 线 ： + 5 V 输 入 端 VCC， 地 线
INTRA
RD
PC6，7
I/O
RD
PC0
INTRB
接口技术
RESET： 复 位 信 号 ， 高 电 平 有 效 。 当 RESET信号有效时，所有内部寄存器都被清 零。同时3个数据端口被自动设置为输入口。 D7~D0：双向数据线 CS：片选信号，低电平有效。 RD：读信号，低电平有效。 WR：写信号，低电平有效。 A1、A0：端口选择信号。规定A1A0为00，01， 10，11时，分别选中端口A、端口B、端口C 和控制端口。
●当外设的选通信号STB有效时，来自外设的 数据装入8255A输入缓冲器后， IBFA=1。
接口技术
●在INTEA=1及IBFA=1且STB=1时，INTRA由 0变1，端口A向CPU发出中断请求信号。
●CPU响应中断，进入中断服务程序，通过 执行IN指令对端口A进行读操作，将端口A中的 数据读入CPU。并由RD的下降沿使INTRA=0， 撤销中断请求，由RD的上升沿使IBFA=0 ，接着 8255A的A口又可以接收外设送来的新数据。
（4）A组控制和B组控制
这两组控制逻辑电路一方面接收内部总线上 的控制字（来自CPU），另一方面接收来自读/ 写控制逻辑电路的读/写命令，由此来决定两组 端口的工作方式及读/写操作。
A组控制——控制端口A及端口C的高4位。 B组控制——控制端口B及端口C的低4位。
接口技术
2.外部引脚
40脚双列直插封装，引脚分配如图6.6所示。 （ 1 ） 电 源 、 地 线 ： + 5 V 输 入 端 VCC， 地 线
INTRA
RD
PC6，7
I/O
RD
PC0
INTRB
并行和串行接口电路共170页
谢谢！
61、奢侈是舒适的，否则就不是奢侈 。——CocoCha nel 62、少而好学，如日出之阳；壮而好学 ，如日 中之光 ；志而 好学， 如炳烛 之光。 ——刘 向 63、三军可夺帅也，匹夫不可夺志也。 ——孔 丘 64、人生就是学校。在那里，与其说好 的教师 是幸福 ，不如 说好的 教师是 不幸。 ——海 贝尔 65、接受挑战，就可以享受胜利的喜悦 。——杰纳勒 尔·乔治·S·巴顿
并行和串行接口电路
1只想现 在的事 。现在 有成就 ，以后 才能更 辉煌。
18、敢于向黑暗宣战的人，心里必须 充满光 明。 19、学习的关键--重复。
20、懦弱的人只会裹足不前，莽撞的 人只能 引为烧 身，只 有真正 勇敢的 人才能 所向披 靡。
第7章-并行IO接口课件
采用8155扩展并行I/O端口（1）
采用8155扩展并行I/O端口（2）
采用8155扩展并行I/O端口（3）
7.5 MCS-51对LED/键盘的接口
单片机应用系统经常需要连接一些外部设备，其 中键盘和显示器是构成人机对话的一种基本方式， 使用最为频繁。键盘主要用于输入数据、代码和 命令等，显示器主要用来显示过程控制和运算结 果。 MCS-51对LED的接口 MCS-51对键盘的接口
状态信息
控制信息
读写控制信号、片选等。
接口的一般结构
接口电路一般包括以下部件：
数据寄存器 状态寄存器 控制（命令）寄存器
I/O数据的四种传送方式
程序控制传送方式
同步传送 异步传送
中断传送 DMA（直接存储器存取）方式
程序控制传送方式
无条件传送方式
条件传送方式
中断传送方式
缓冲器：对输入不作运算，输出和输入一致，计算机 设计中有重要作用。 作用：使高速工作的CPU与慢速工作的外设起协调和 缓冲作用，实现数据传送的同步。 输入缓冲器：将外设送来的数据暂时存放，以便处理 器将它取走。 输出缓冲器：暂时存放处理器送往外设的数据 。 常规缓冲器：不同系统之间连接，推动电流到高一级 电路系统，如外设的工作电流和控制器不一样，驱动 电流超过驱动器驱动能力，缓冲器作用。 三态缓冲器：用于总线连接 三种状态:高电平;低电平;高阻态
扩展举例1
CPU内部RAM以20H为起始地址的连续50个 单元中的数据输出打印程序
综合例子
Org 1000H MOV DPTR #2000H(数据首地址) MOV R7 #08H(8个通道) MOV R0 #7EH（C口地址） MOV R2 #C0H（通道0开始地址） MAIN： MOV A R2 MOVX @R0 A (启动A/D) MOV R1 #7CH （A口） LOOP1: MOVX A @R1 ANL A #80H （检测STS） JNZ LOOP1 MOV A #10H ORL A R2 MOVX @R0 A
微机原理与接口技术第5章 并行接口技术PPT课件
PA0 RD
PC7 8个引脚。
CS
GND
二、与CPU联系的引脚
A1
数据和命令通道线D0～D7，读/
A0 PC7
写控制引脚RD、WR、CS、A0，A1， PC6
RESET。
PC5 PC4
三、端口地址控制引脚
PC0
CS A1 A0 端口
PC1 PC2
0 0 0 A口地址
PC3 PB0
0 0 1 B口地址
读/写 控制 逻辑
CPU接口
A 组 控 制
内部数据总线 （8位）
B 组 控 制
内部逻辑
A 端口A
（8位） PA7~PA0
端组口C
(高4位) PC7~PC4 外
B端口C
(低4位)
PC3~PC0
设
端组口B
（8位）
PB7~PB0
外设接口
5.2.1 8255A的内部结构
数据 D7~D0 总线 数据总线 缓冲器
3、方式2 双向选通输入输出方式 ( 仅适用于A口 )
A口及B口的工作方式相互独立，互不影响
例：要把A口指定为1方式，输入，C口上半部为输 出；B组指定为0方式，输出，C口下半部定为输入， 则工作方式命令代码是：10110001B或B1H。
若将此命令代码写到8255A的命令寄存器，即实现 了对8255A工作方式及端口功能的指定，或者说完成
第五章 并行接口技术
• 并行通信及并行接口 • 可编程并行接口8255A • 8255A的应用 • 习题与思考
帮助
下一章 目 录 退 出
5.1 并行通信及接口
通信：CPU与外部设备之间的信息交换、计算机与 计算机之间的信息交换都称为通信
并行接口.ppt
CS片选信号,低电平有效。通常译码器分 配 给 8255A 一 组 端 口 地 址 , 若 该 组 地 址 有 效,CS为低电平,启动8255A与CPU之间的通信。
11
RD芯片读出信号,当RD有效时,CPU可从 8255A读取数据或状态信息。
WR芯片写入信号,当该信号有效时,CPU可 往8255A写入数据或控制命令。
13
1. 方式选择控制字
先介绍8255A的三种工作方式 方式0 一般的(又叫基本的,无条件的)输
入/输出。在此方式下,A、B、C可分别设置 成输入或输出。
方式1 选通输入/输出,只有A口、B口可 工作在方式1,它们要分别占用C口三条线作 为联络线,C口的余下线只能工作在方式0。
14
• 方式2 双向传送方式,只有A口可工作在 方式2,此时C口有5条线用来作A口和外设之 间的联络线,C口剩下的3条线视B口而定,若 B口工作在方式0,亦为方式0；若B口工作在 方式1,则作B口联络线。
8
A组 控制
D7~D0
RD WR A1 A0 RESET
CS
数据 总线 缓冲嚣
o o 读写
控制 逻辑
内部 总线
B组 控制
o
图8-1 8255A的内部结构
A组 A口
PA7ቤተ መጻሕፍቲ ባይዱPA0 I/O
PC7~PC4
A组
I/O
C口
B组 C口
PC3~PC0 I/O
B组
PB7~PB0 I/O
B口
9
8.1.2 8255A的引脚信号(参见P285图7-17)
D7~D0
8255A
PA7~PA0 A口
RD WR CS
A1 A0 RESET
PB7~PB0 B口
11
RD芯片读出信号,当RD有效时,CPU可从 8255A读取数据或状态信息。
WR芯片写入信号,当该信号有效时,CPU可 往8255A写入数据或控制命令。
13
1. 方式选择控制字
先介绍8255A的三种工作方式 方式0 一般的(又叫基本的,无条件的)输
入/输出。在此方式下,A、B、C可分别设置 成输入或输出。
方式1 选通输入/输出,只有A口、B口可 工作在方式1,它们要分别占用C口三条线作 为联络线,C口的余下线只能工作在方式0。
14
• 方式2 双向传送方式,只有A口可工作在 方式2,此时C口有5条线用来作A口和外设之 间的联络线,C口剩下的3条线视B口而定,若 B口工作在方式0,亦为方式0；若B口工作在 方式1,则作B口联络线。
8
A组 控制
D7~D0
RD WR A1 A0 RESET
CS
数据 总线 缓冲嚣
o o 读写
控制 逻辑
内部 总线
B组 控制
o
图8-1 8255A的内部结构
A组 A口
PA7ቤተ መጻሕፍቲ ባይዱPA0 I/O
PC7~PC4
A组
I/O
C口
B组 C口
PC3~PC0 I/O
B组
PB7~PB0 I/O
B口
9
8.1.2 8255A的引脚信号(参见P285图7-17)
D7~D0
8255A
PA7~PA0 A口
RD WR CS
A1 A0 RESET
PB7~PB0 B口
no8并行接口.ppt
28
例4. P3.4/P3.5(即T0/T1端)作为数据输入端，P1口作 为输出端，将P3.4/P3.5连接到实验箱左下方的拨动 开关上，P1口与实验箱左下方的8个LED管相连。
1) 输入为00时，P1口输出移动的1，（输出 01H/02H/04H/08/10H 等），每0.5秒移一位；
2）输入为01时，P1口交替输出55H和AAH，每0.5秒 交替输出一次；
置位标志：0有效
01234567 0 1 0 1 0 1 0 1 D1 0 0 1 1 0 0 1 1 D2 0 0 0 0 1 1 1 1 D3
42
C口置位/复位控制字 最高位(D7位)为标志位,D7=0为置位/复
位控制字。
利用C口置位/复位控制字可以很方便地 使C口8位中的任一位清0或置1。
(1)与外设相连接的有： PA7~PA0：A口数据线 PB7~PB0：B口数据线 PC7~PC0：C口数据线
34
图 8255A的芯片引脚图 35
(2)与CPU相连接的有：
D7~D0：8255A的数据线,和系统数据总线相 连。
RESET:复位信号,高电平有效。当RESET有效 时,所有内部寄存器都被清除,同时,3个数据端口被 自动设为输入方式。
I/O接口 CPU和外设间的I/O接口芯片(或接口电路)，一 个I/O接口中可以有多个I/O端口，如数据口,命令 口，状态口。
6
外设I/O端口的编址技术
独立编址
将I/O和存储器分开进行编址。 计算机形成两个独立的地址空间，也就有各自独立 的读写操作指令。 统一编址 将I/O和存储器统一进行编址。 只需一套存储器指令，直接对存储器和I/O操作。
在使用中,该控制字每次只能对C口中 的一位进行置位或复位。
例4. P3.4/P3.5(即T0/T1端)作为数据输入端，P1口作 为输出端，将P3.4/P3.5连接到实验箱左下方的拨动 开关上，P1口与实验箱左下方的8个LED管相连。
1) 输入为00时，P1口输出移动的1，（输出 01H/02H/04H/08/10H 等），每0.5秒移一位；
2）输入为01时，P1口交替输出55H和AAH，每0.5秒 交替输出一次；
置位标志：0有效
01234567 0 1 0 1 0 1 0 1 D1 0 0 1 1 0 0 1 1 D2 0 0 0 0 1 1 1 1 D3
42
C口置位/复位控制字 最高位(D7位)为标志位,D7=0为置位/复
位控制字。
利用C口置位/复位控制字可以很方便地 使C口8位中的任一位清0或置1。
(1)与外设相连接的有： PA7~PA0：A口数据线 PB7~PB0：B口数据线 PC7~PC0：C口数据线
34
图 8255A的芯片引脚图 35
(2)与CPU相连接的有：
D7~D0：8255A的数据线,和系统数据总线相 连。
RESET:复位信号,高电平有效。当RESET有效 时,所有内部寄存器都被清除,同时,3个数据端口被 自动设为输入方式。
I/O接口 CPU和外设间的I/O接口芯片(或接口电路)，一 个I/O接口中可以有多个I/O端口，如数据口,命令 口，状态口。
6
外设I/O端口的编址技术
独立编址
将I/O和存储器分开进行编址。 计算机形成两个独立的地址空间，也就有各自独立 的读写操作指令。 统一编址 将I/O和存储器统一进行编址。 只需一套存储器指令，直接对存储器和I/O操作。
在使用中,该控制字每次只能对C口中 的一位进行置位或复位。
第9章并行接口ppt课件
〔3〕端口A可任务于3种方式中的任—种。端口B只能任务 于方式0或方式1。在方式0时，端口C可以分成2个4位端口， 用作数据输入/输出端口；还可以分别用来为A端口、B端口 输入/输出时提供控制信号和形状信号。
方式控制字的格式如图9-4所示。
在对8255A进展初始化时，应向控制存放器写入方式控制 字，确定各端口的任务方式及功能。在系统复位时，复位信
假设将此控制字内容写入8255A的控制存放器，即实现了 对8255A任务方式的设定，就是完成了对8255A的初始化。 设控制口地址为303H，初始化的程序段为：
MOV DX，303H
；8255A的控制口地址
MOV AL，OAAH
；控制字
OUT DX，AL ；控制字写入控制端口
2．端口C按位置位/复位控制字 按位置位/复位控制字的作用是使端口C的某一位输出为高电 平或低电平，以用于控制或应对信号。
与CPU的接口信号：
D7～D0——数据线、双向、三态，可衔接CPU的数据总线。
CS ——片选信号、输入、低电平有效。只需当 为“0〞时， 8255A芯片才任务。通常， 接地址译码信号。
A1、A0——片内存放器选择CS 信号〔端口选择〕，输入。8255A 内部有3个数据端口和1个控制端口。规定当A1，A0为00时， 选中端口PA；为01时，选中端口PB；为10时，选中端口PC； 为11时，选中控制端口。
〔1〕方式1的输入
1〕方式1的输入组态。方式控制字选择A组、B组任务于方 式1输入时，其端口组态如图9-8所示。
2〕联络信号的定义
STB ——选通讯号，低电平有效。这是由外部设备提供的输
入信号，当其有效时，将输入设备送来的数据锁存输入锁存 器。
IBF——输入缓冲器满信号，高电平有效。这是8255A输出 的联络信号。当其有效时，表示数据己锁存在输入锁存器中。 它由前沿置高、信号的后沿置低。
方式控制字的格式如图9-4所示。
在对8255A进展初始化时，应向控制存放器写入方式控制 字，确定各端口的任务方式及功能。在系统复位时，复位信
假设将此控制字内容写入8255A的控制存放器，即实现了 对8255A任务方式的设定，就是完成了对8255A的初始化。 设控制口地址为303H，初始化的程序段为：
MOV DX，303H
；8255A的控制口地址
MOV AL，OAAH
；控制字
OUT DX，AL ；控制字写入控制端口
2．端口C按位置位/复位控制字 按位置位/复位控制字的作用是使端口C的某一位输出为高电 平或低电平，以用于控制或应对信号。
与CPU的接口信号：
D7～D0——数据线、双向、三态，可衔接CPU的数据总线。
CS ——片选信号、输入、低电平有效。只需当 为“0〞时， 8255A芯片才任务。通常， 接地址译码信号。
A1、A0——片内存放器选择CS 信号〔端口选择〕，输入。8255A 内部有3个数据端口和1个控制端口。规定当A1，A0为00时， 选中端口PA；为01时，选中端口PB；为10时，选中端口PC； 为11时，选中控制端口。
〔1〕方式1的输入
1〕方式1的输入组态。方式控制字选择A组、B组任务于方 式1输入时，其端口组态如图9-8所示。
2〕联络信号的定义
STB ——选通讯号，低电平有效。这是由外部设备提供的输
入信号，当其有效时，将输入设备送来的数据锁存输入锁存 器。
IBF——输入缓冲器满信号，高电平有效。这是8255A输出 的联络信号。当其有效时，表示数据己锁存在输入锁存器中。 它由前沿置高、信号的后沿置低。
第3章2并行接口ppt课件
2、按位置位/复位命令(Add: +3)
作用：指定PC口的某一位（某一个引脚）输出高
平或低电平。 格式：8位，其中最高位是特征位，一定要写0，其余
各位的定义如下，应根据用户的设计要求填写1或0.
0
特征位
D6 D5 D4
不
用
（写0）
D3
D2
D1
位选择
000=C口0位
001=C口1位
…
111=C口7位
D0
1=置位 （高电平）
0=复位 （低电平）
举例：把C口的PC2引脚置成高电平输出
命令字应该为00000101B或05H。
将该命令的代码写入8255A的命令寄存器，就会使得
从PC口的PC2引脚输出高电平，其程序段为：
MOV DX，303H
；8255A命令口地址
MOV AL，05H OUT DX，AL
C口的作用
C口的作用与8255A的工作方式有关，它除了作 数据口以外，还有其他用途，故C口的使用比较特殊， 单独介绍如下：
a.作数据口。 b.作状态口。 c.作专用（固定）联络（握手）信号线。 d.作按位控制用。
3.4.4 8255A基本操作与端口地址
CS A1 A0 RD WR
读操作
内容 PC系统 实验平台
0 0 1 1 0 PB口←数据总线（← CPU） 数据 61H 301H
0 1 0 1 0 PC口←数据总线（← CPU） 数据 62H 302H
0 1 1 1 0 控制寄存器←数据总线
控制字 63H 303H
无操作情况
1 ×× × ×
总线悬浮（三态）
0 ×× 1 1
总线悬浮
0 11 0 1
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
12
74LS373是十分常用的锁存器电路，主要用来在总线 传输电路中锁存地址信息或数据信息，并实现总线信 号的缓冲与驱动。
与 74LS373 锁 存 器 功 能 类 似 的 芯 片 还 有 Intel 8282/8283等 。
.
13
14.2.2 缓冲器74LS244
74LS244 是一种三态输出的 8 位缓冲器/驱动器电路, 其逻辑电路图和引脚图如图14.2所示。
（b）引脚图
7
由图14.1可见，该电路由8个D锁存器构成(图中仅画一 个，其余与此相同)，有8个输入端1D～8D，8个输出 端1Q～8Q，两个控制端：
选通端G和输出允许端OE。
当选通端G为高电平时，则D锁存器的输出跟随相应输 入数据端的逻辑电平；
当G变为低电平时，则D锁存器中的当前内容被锁存。
只有当输出允许信号OE有效(为低电平) 时，锁存器中 的信息才出现在输出端1Q～8Q上；如果OE为高电平，
则输出处于高阻态。
.
8
74LS373的真值表如表14-1所示。
该表中H为高电平，L为低电平，Q0为原状态， Z为高阻态，X表示任意值(为H或L均可)。
.
9
表14.1 74LS373真值表
当选通端G为高电平，同时输出允许端OE为低电平时， 则输出Q＝输入D(输出Q跟随输入D)；
当选通端G为低电平，而输出允许端OE也为低电平时， 则输出Q＝Q0(Q0为原状态，即选通端G由高电平变为低 电平时输出端Q的状态)；
当输出允许端OE为高电平时，无论选通端G为何值，输 出端Q总为高阻态。
.
锁存器74LS373； 缓冲器74LS244； 数据总线收发器74LS245。
.
5
14.2.1 锁存器74LS373
74LS373是一种8位D锁存器电路(D-Latch)，具有三 态控制输出，其逻辑电路及引脚图如图14.1所示。
图中小括号内的数字编号为芯片的引脚号。
.
6
(3) 1D
2D (4) 3D (7) 4D (8) 5D (13) 6D (14) 7D (17) 8D (18)
第 14 章 并行通信及其接口电路
.
1
本章主要内容
1.简单并行接口电路； 2.可编程并行接口电路8255A的结构及工作原理； 3. 8255A的应用。
.பைடு நூலகம்
2
14.1 概述
在计算机和数据通信系统中，有两种基本的数据传送 方式，即串行数据传送方式和并行数据传送方式，也 称串行通信和并行通信。
数据在单条一位宽的传输线上按时间先后一位一位地 进行传送，称为串行传送；
首先介绍几种简单的(不可编程) 并行输入输出接口电 路，然后着重介绍可编程并行接口电路8255A及其典 型应用。
.
4
14.2 简单的并行接口电路
在输入输出接口电路中，经常要对所传送的信号进行 缓冲、驱动和锁存。
能实现这种功能的接口芯片通常是简单的数据锁存器、 缓冲器以及双向总线收发器等。
本节扼要介绍三种常用的简单并行输入输出接口芯片， 它们是：
.
16
74LS244缓冲器主要用于存储器地址驱动器、单向总线接 收器和发送器等。例如，可将其8个输入端的某几位接地， 其余接+5V，即可提供特定的8位二进制代码，如为某设 备接口提供8位中断类型码。
.
17
14.2.3 数据总线收发器74LS245
74LS245 是 一 种 三 态 输 出 的 8 位 双 向 总 线 收 发 器 (transceiver)，其逻辑电路图和引脚图如图14.3所示。
选通G H H L X
输出允许OE L L L H
输入D L H X X
输出Q L H
Q0(原状态） Z（高阻态）
.
10
锁存器工作时间图
输入D 选通 输出Q
t0
t1 Q跟随D
t2
锁存器的应用
n位数据总线
保持t2时D的锁存值
D0
D1
D n-1
选通
Q0
Q1
Q n-1
.
11
从表14-1可以看到74LS373的功能为：
.
14
___ (1) 1G
(2) 1A1 1A2 (4)
1A3 (6)
1A4 (8)
2A1 (11) 2A2 (13)
(15) 2A3 2A4 (17) ___ (19) 2G
图14.2 74LS244缓冲器
(18) 1Y1
(16) 1Y2
(14) 1Y3
(12) 1Y4
(9) 2Y1 (7) 2Y2 (5)
2Y3 (3) 2Y4
1A1
1Y1
1A2
1Y2
1A3
1Y3
1A4
1Y4
2A1
2Y1
2A2
2Y2
2A3
2Y3
2A4
2Y4
1G 2G
(a) 逻辑电路
（b）引脚图
.
15
由图14.2可见，74LS244有8个输入端，分为两路—— 1A1～1A4和2A1～2A4；
有8个输出端，也分为两路——1Y1～1Y4和2Y1～2Y4。
G (11) (选通）
图14.1 74LS373锁存器
D GQ
（a）逻辑电路
(2) 1Q
(5) 2Q (6) 3Q (9) 4Q (12) 5Q (15) 6Q (16) 7Q (19) 8Q
(1) OE
.
1D 2D
3D 4D 5D 6D 7D 8D
G
1Q 2Q
3Q 4Q 5Q 6Q 7Q 8Q OE
数据在多位宽的传输线上各位同时进行传送，称为并 行传送。
和串行传送相比，在同样的时钟速率下，并行传送的 数据传输率较高。
.
3
并行通信往往适用于信息传输率要求较高，而传输距 离较短的场合。
在本章，我们重点介绍并行通信及其所要求的并行接 口电路，研究它们的组成、功能及典型的并行接口芯 片的工作原理及使用方法。
.
18
图14.3 数据总线收发器74LS245
(2) A1
A2 (3) A3 (4) A4 (5) A5 (6) A6 (7) A7 (8) A8 (9)
(18) B1
(17) B2 (16) B3 (15) B4 (14) B5 (13) B6 (12) B7 (11) B8
A1 A2 A3
A5 A6 A7 A8 _
两路数据传送分别由两个控制信号1G和2G控制： 当 1G有效(为低电平) 时，1Y1～1Y4的电平与1A1～1A4 的电平相同，即输出反映输入的逻辑电平；
同样，当2G有效时，2Y1～2Y4的电平与2A1～2A4的 电平相同。而当1G(或2G) 无效(为高电平) 时，输出 1A1～1A4(或2A1～2A4) 为高阻态。