采用C语言FPGA技术实现LDPC码译码算法
LDPC译码器的Impulse C编程设计
LDPC译码器的Impulse C编程设计张培;尚丽;刘韬;汪一鸣【摘要】提出了一种对LDPC码(低密度奇偶校验码)译码器进行FPGA(现场可编程门阵列)设计的新方案.不同于采用传统硬件描述语言方法,该方案基于最新一代从Impulse C编程到硬件编译的便捷技术,在Xilinx Virtex2芯片XC2V2000上实现了1/2码率、码长2500的(3,6)LDPC码译码器.最大迭代次数为10次,主频50 MHz时,数据吞吐量可达10Mbit/s,能够满足第三代移动通信系统对译码速率的要求.【期刊名称】《电讯技术》【年(卷),期】2010(050)002【总页数】4页(P89-92)【关键词】第三代移动通信系统;低密度奇偶校验码;译码器;现场可编程门阵列;Impulse C编程【作者】张培;尚丽;刘韬;汪一鸣【作者单位】江苏省现代企业信息化应用支撑软件工程技术研发中心,江苏,苏州,215104;苏州职业大学,江苏,苏州,215104;苏州职业大学,江苏,苏州,215104;苏州职业大学,江苏,苏州,215104;苏州大学,江苏,苏州,215021【正文语种】中文【中图分类】TN911.221 引言随着FPGA平均门成本的下降，在基于FPGA的硬件平台上开发应用程序成为高性能嵌入式系统设计者的一种新选择。
但是,由于过去割裂了硬件和软件开发工具、开发方法之间的关系，在面向软件应用中的FPGA技术，较之传统处理器所具有的优势并没有体现出来。
传统的硬件描述语言(HDL)主要用于描述数字系统的结构、行为、功能和接口，对较为复杂的算法设计实现则支持不够。
面对当今数字系统设计中涉及的越来越多、越来越复杂的算法描述和建模，开始出现了描述硬件的C语言。
对比相同功能的传统硬件描述语言，大部分计算密集型的算法如果用C代码描述，其硬件规模相对会较小，性能却很接近。
Impulse C 语言是目前比较新的一种硬件C语言，是一种基于C语言的FPGA开发语言，并且能够很好地与VHDL语言相融合。
ldpc译码算法方法 -回复
ldpc译码算法方法-回复LDPC译码算法方法是一种基于低密度奇偶校验码（Low-Density Parity Check code，简称LDPC码）的译码算法。
LDPC码是一类特殊的线性分组码，具有译码性能良好的特点，并且可以通过使用合适的解码算法来降低译码复杂度。
在本文中，我们将逐步介绍LDPC译码算法的方法和步骤。
第一步，需要了解LDPC码的基本概念和特点。
LDPC码是一种具有稀疏校验矩阵的线性分组码，其校验矩阵的非零元素分布在矩阵的较少位置上，因此得名低密度奇偶校验码。
LDPC码具有较低的编码和解码复杂度，并且在无线通信、存储介质以及数字电视等领域得到广泛应用。
第二步，选择合适的LDPC码。
LDPC码的选择通常依赖于所需的编码效率和可靠性性能。
较高的编码效率可以提供更高的信息传输速率，而较高的可靠性性能可以减少译码错误的概率。
根据应用需求，可以选择不同的LDPC码类型，如Gallager码、Tanner码等。
第三步，构建LDPC码的校验矩阵。
LDPC码的校验矩阵是译码算法的关键，它决定了译码的能力和复杂度。
校验矩阵可以通过多种方法构建，如随机生成、洗牌算法、稀疏矩阵生成等。
构建校验矩阵的目标是使LDPC 码具有良好的纠错性能和较低的译码复杂度。
第四步，选择合适的LDPC译码算法。
LDPC码的译码算法可以分为迭代译码和非迭代译码两类。
迭代译码算法包括信念传播算法（Belief Propagation）和概率传播算法（Probability Propagation），它们通过多次迭代交换信息来逐步修正译码结果。
非迭代译码算法包括似然比译码算法（Log-Likelihood Ratio decoding）和软判决译码算法（Soft-Decision Decoding），它们通过计算不同译码路径的似然比来选择最佳译码结果。
第五步，实施LDPC译码算法。
实施LDPC译码算法涉及到编码和解码两个过程。
LDPC码译码算法研究和FPGA实现的开题报告
LDPC码译码算法研究和FPGA实现的开题报告
标题：LDPC码译码算法研究和FPGA实现
摘要：
LDPC码是一种近年来广泛应用于通信领域的误差纠正编码技术，其具有低复杂度和好的纠错性能等优点，因此在Wi-Fi、蓝牙等无线通信标准中得到广泛采用。
在本课题中，我们将研究LDPC码在信道编码中的应用以及LDPC码的译码算法。
同时，我们还将通过FPGA实现译码算法，优化编码器和译码器的设计，提升算法的实时性和效率。
本文主要研究内容包括：
1. LDPC码的基本原理和编码方式。
2. LDPC码的译码算法，包括1. Min-Sum译码、2. SPA译码和
3. 消息传递译码等算法。
3. FPGA实现LDPC码译码算法的设计，优化编码器和译码器的结构和流程，提升算法的实时性和效率。
4. 对比不同译码算法和FPGA实现的效果，分析其性能和优缺点。
通过本次研究，可以深入掌握LDPC码的基本原理和译码算法，并通过对FPGA实现的优化，提升算法的实时性和效率，在通信领域的应用中发挥重要的作用。
关键词：LDPC码、译码算法、FPGA实现、通信。
基于FPGA的毫米波通信LDPC编译码设计与实现
基于FPGA的毫米波通信LDPC编译码设计与实现基于FPGA的毫米波通信LDPC编译码设计与实现摘要：近年来，随着通信技术的不断发展，毫米波通信作为一种新兴的通信技术得到了广泛的关注。
但是毫米波通信在信道传输上会受到很多干扰，为了提高通信质量和信道效率，需要采用合适的编码技术。
LDPC码具有较高的编码效率和纠错能力，经过多年的研究已经成为一种非常成熟的编码技术。
本文针对毫米波通信的特点，设计了一种基于FPGA的LDPC编译码实现方案。
通过对FPGA的资源进行优化，实现了对高速毫米波信号的解码和纠错。
实验证明，该方案具有较高的解码效率和良好的实时性能，适用于毫米波通信信道编译码的实现。
关键词：FPGA；毫米波通信；LDPC编译码；解码效率；实时性能1. 引言随着智能终端设备的普及和数据量的不断增加，对于通信网络的需求也不断加强。
作为新兴的通信技术，毫米波通信在解决高速率和低延迟等方面有着很大的优势，因此备受关注。
但是毫米波通信在信道传输上会受到很多干扰，如相位噪声、多径效应、路径损耗等，这些干扰会极大地影响通信质量和信道效率。
为了提高信道效率和信号质量，需要采用合适的编码技术保证数据的正确传输。
而LDPC编译码作为一种非常成熟的编码技术，具有较高的编码效率和纠错能力，因此被广泛应用于通信系统中。
在本文中，我们针对毫米波通信的特点，设计了一种基于FPGA的LDPC编译码实现方案。
通过对FPGA的资源进行优化，实现了对高速毫米波信号的解码和纠错。
实验证明，该方案具有较高的解码效率和良好的实时性能，适用于毫米波通信信道编译码的实现。
2. LDPC编译码介绍LDPC码（Low Density Parity Check Code）是一种密度较低的校验矩阵对应的码，具有较高的编码效率和纠错能力。
LDPC 码的校验矩阵的大多数元素为零，只有少数非零的元素，使得该码可以通过BP（Belief Propagation）算法进行快速译码和纠错。
(完整版)LDPC码编译码原理及算法
BP算法译码过程
BP算法译码过程
LDPC码编译码流程谢谢！祝大家周末愉快！ Nhomakorabea!
BF译码算法流程图 接收矢量
（Bit-Flipping）比特翻转算法— —硬判决算法
初始化最大迭代次 数比特节点赋值
校验节点检验信息
是 全部满足？
否 是
达到最大迭代 次数？
否
翻转多数校验方程 不满足的比特节点
信息
结束，译码成功 结束，译码失败
BP算法（和积算法）
变量定义：
软判决算法
引入定理
主要内容
1、LDPC码简介 2、 LDPC码编码 3、LDPC码译码
LDPC码简介
定义： LDPC码是一种校验矩阵H中只有很少的元素为“1”，
大部分元素都是“0”的一种线性分组码。——稀疏性 表示方法：二分图 分类： 按照校验矩阵行列重量分：
规则（regular）LDPC码：行列重量一致 不规则（irregular）LDPC码：行列重量不一致
按照取值域分：
二进制LDPC码：基于GF(2) 多进制LDPC码：基于GF(q) (q>2)
Tanner图（二分图）
LDPC码的编码
校验矩阵H的构造： 1、标准文件里H矩阵中1的排列规则 2、循环移位：行模18，列模36
18*36 9*36
LDPC码的编码
近似下三角矩阵构造法（RU构造法）
LDPC码译码算法的C语言FPGA编程实现
本文由ｄａｎ＿ｆｅｎｇ１９８８贡献 ｐｄｆ文档可能在ＷＡＰ端浏览体验不佳。
建议您优先选择ＴＸＴ，或下载源文件到本机查看。
２０１０ 年第 ０１ 期，第 ４３ 卷 总第 ２１７ 期 通 信 技 术 Ｖｏｌ．４３，Ｎｏ．０１，２０１０ Ｎｏ．２１７，Ｔｏｔａｌｌｙ Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ Ｔｅｃｈｎｏｌｏｇｙ ＬＤＰＣ 码译码算法的 Ｃ 语言 ＦＰＧＡ 编程实现 张 培 （苏州市职业大学，江苏 苏州 ２１５１０４） 【摘 要】结合低密度奇偶校验码（ＬＤＰＣ）的译码算法和最新的现场可编程门阵列（ＦＰＧＡ）技术，提出了一种对低密度 奇偶校验码的最小和算法（ＭＳＡ）进行 Ｃ 语言现场可编程门阵列编程实现的新方案。
基于 Ｘｉｌｉｎｘ 公司的 Ｖｉｒｔｅｘ２ 系列芯片 ＸＣ２Ｖ２０００，设计实现了一种码长为 ２５０，码率为 ０．５ 的（３，６）低密度奇偶校验码译码器，并给出了寄存器传输级（ＲＴＬ）协同 仿真系统结构，证实了低密度奇偶校验码具有良好的纠错性能，为软件工程师开发基于现场可编程门阵列的嵌入式系统提供 了新的思路。
【关键词】低密度奇偶校验码；现场可编程门阵列；最小和算法；寄存器传输级 【中图分类号】ＴＮ９２９．５ 【文献标识码】Ａ 【文章编号】１００２－０８０２（２０１０）０１－００４３－０２ Ｄｅｃｏｄｉｎｇ Ａｌｇｏｒｉｔｈｍ ｏｆ ＬＤＰＣ Ｃｏｄｅｓ Ｂａｓｅｄ ｏｎ ＦＰＧＡ Ｐｒｏｇｒａｍｍｉｎｇ ｉｎ Ｃ Ｌａｎｇｕａｇｅ ＺＨＡＮＧ Ｐｅｉ （Ｓｕｚｈｏｕ Ｖｏｃａｔｉｏｎａｌ Ｕｎｉｖｅｒｓｉｔｙ， Ｓｕｚｈｏｕ Ｊｉａｎｇｓｕ ２１５１０４， Ｃｈｉｎａ） 【Ａｂｓｔｒａｃｔ】Ａ ｎｏｖｅｌ ｍｅｔｈｏｄ ｉｓ ｐｒｏｐｏｓｅｄ， ｗｈｉｃｈ ｉｍｐｌｅｍｅｎｔｓ ｍｉｎ ｓｕｍ ａｌｇｏｒｉｔｈｍ （ＭＳＡ） ｏｆ ｌｏｗ－ｄｅｎｓｉｔｙ ｐａｒｉｔｙ–ｃｈｅｃｋ （ＬＤＰＣ） ｃｏｄｅｓ ｂａｓｅｄ ｏｎ ｆｉｅｌｄ ｐｒｏｇｒａｍｍａｂｌｅ ｇａｔｅ ａｒｒａｙ（ＦＰＧＡ） ｐｒｏｇｒａｍｍｉｎｇ ｉｎ Ｃ ｌａｎｇｕａｇｅ． Ａ （３，６） ＬＤＰＣ ｄｅｃｏｄｅｒ ｗｉｔｈ ａ ｃｏｄｅ ｒａｔｅ ｏｆ ０．５ ａｎｄ ａ ｂｌｏｃｋ ｓｉｚｅ ｏｆ ２５０ ｂｉｔｓ ｉｓ ｉｍｐｌｅｍｅｎｔｅｄ ｏｎ ｔｈｅ ｂａｓｉｓ ｏｆ Ｘｉｌｉｎｘ’ｓ Ｖｉｒｔｅｘ２ ｓｅｒｉｅｓ ｃｈｉｐ ＸＣ２Ｖ２０００．Ｔｈｅ Ｒｅｇｉｓｔｅｒ Ｔｒａｎｓｆｅｒ Ｌｅｖｅｌ （ＲＴＬ） ｓｉｍｕｌａｔｉｏｎ ｓｔｒｕｃｔｕｒｅ ｉｓ ｇｉｖｅｎ ａｎｄ ｔｈｅ ｇｏｏｄ ｐｅｒｆｏｒｍａｎｃｅ ｏｆ ｅｒｒｏｒ ｃｏｒｒｅｃｔｉｏｎ ｉｓ ｖｅｒｉｆｉｅｄ． Ａ ｎｅｗ ｉｄｅａ ｉｓ ｐｒｏｖｉｄｅｄ ｆｏｒ ｓｏｆｔ ｅｎｇｉｎｅｅｒｓ ｔｏ ｄｅｖｅｌｏｐ ｅｍｂｅｄｄｅｄ ｓｙｓｔｅｍｓ ｂａｓｅｄ ｏｎ ＦＰＧＡ． 【Ｋｅｙ ｗｏｒｄｓ】ｌｏｗ－ｄｅｎｓｉｔｙ ｐａｒｉｔｙ–ｃｈｅｃｋ ｃｏｄｅｓ； ｆｉｅｌｄ ｐｒｏｇｒａｍｍａｂｌｅ ｇａｔｅ ａｒｒａｙ； ｍｉｎ ｓｕｍ ａｌｇｏｒｉｔｈｍ； ｒｅｇｉｓｔｅｒ ｔｒａｎｓｆｅｒ ｌｅｖｅｌ ０ 引言 虽然 ＦＰＧＡ 是当今应用最广泛的可编程专用集成电路， 但是 ＦＰＧＡ 在设计和工具经验上需要相对高的投入，在硬件 设计语言作为主要的设计输入方式时尤其如此。
LDPC译码器的FPGA设计与实现的开题报告
LDPC译码器的FPGA设计与实现的开题报告一、选题背景近年来，在通信系统技术快速发展的环境下，低密度奇偶校验（Low-Density Parity-Check, LDPC）码被广泛应用于各种通信系统中，并表现出很好的纠错性能。
LDPC码的具有较高的编码效率和解码复杂度低等优点，使得其受到广泛的关注和研究。
另外，LDPC码的译码算法也是当前研究热点之一。
目前，LDPC译码器的研究主要集中在软件和硬件两个方面。
对于软件实现的LDPC译码器，其译码速度较慢，不适合实时的应用场景。
而硬件实现的LDPC译码器，可以实现高速的译码处理，但设计复杂，功耗高。
为了兼具速度和功耗的优化，目前较为成熟的方案是通过FPGA实现LDPC译码器。
因此，基于FPGA的LDPC译码器的设计与实现具有重要的研究意义和价值。
二、研究内容本文选取1280位的LDPC码为对象，使用IEEE802.16e协议中定义的LDPC码进行仿真分析。
通过对LDPC码进行仿真和分析，选择合适的LDPC译码算法。
设计并实现一个基于FPGA平台的LDPC译码器。
具体研究内容如下：1. 实现1280位的LDPC码的译码算法，选用合适的LDPC译码算法。
2. 利用Verilog HDL语言设计模块，完成相应的译码器逻辑电路结构。
3. 基于Xilinx公司的Virtex-7系列高端FPGA硬件平台，进行译码器的验证和优化。
4. 在高速视频及移动通信系统中实现基于FPGA的LDPC码译码。
三、论文结构本文首先对LDPC码的基本概念进行介绍，然后在对LDPC码的译码算法进行了详细的分析后，提出了基于FPGA的LDPC译码器的设计方案，并说明了译码器所有的模块的电路结构和实现方式。
最后，通过实验对基于FPGA的LDPC译码器的性能分析和验证，论证了本文中所提出的基于FPGA的LDPC译码器的可行性和有效性。
LDPC码高效编译码器设计与FPGA实现
LDPC码高效编译码器设计与FPGA实现随着现代数字通信系统的飞速发展,低密度奇偶校验码(Low-DensityParity-Check)即LDPC码凭借其具有逼近香农(Shannon)极限的性能以及低复杂度的译码算法和高并行度的硬件实现架构成为了近年来信道纠错编码技术研究的重点。
本文深入研究了基于FPGA的LDPC码高效低存储量编译码器的实现方法。
论文的主要工作包括:研究LDP C码的编译码算法及并利用Matlab仿真软件完成校验矩阵的构造,对多种编译码算法进行仿真比较,最终完成高效LDPC码编译码器的FPGA实现。
本文首先介绍了LDPC码的基本概念和国内外发展现状,并通过对LDPC码的分类和表示方法的介绍引出LDPC码中的一类特殊码型——准循环低密度奇偶校验码(Quasi Cyclic-LDPC码),QC-LDPC码结合了结构性和随机性的特点,在保证LDPC码的信道性能不变的情况下,大大减小了编码算法的复杂程度,被广泛应用在众多数字通信系统当中。
其次,本文通过Matlab仿真,实现了LDPC码校验矩阵的不同构造方法,经过多次仿真测试分析各种构造方式的优缺点。
然后系统的分析和总结LDPC码的编译码方法,对传统译码算法和快速编码算法进行比较,并详细推导了LDPC码在高斯白噪声信道下置信传播译码算法的消息更新规则,以及由其演化而来的对数似然比译码算法和最小和译码算法,通过综合分析确定快速编码算法及最小和译码算法作为高效LDPC码编译码器的基本设计思想。
最后,本文根据快速编码算法,选取基于IEEE 802.16e标准的校验矩阵,只存储基矩阵中每个子矩阵的首地址,并通过正向反向双向递归计算校验位。
设计了一种高效低存储的LDPC码编码器,节省了FPGA逻辑资源开销并提高了编码速度。
而译码器的设计则根据最小和译码算法,变量节点和校验节点的更新均采用块间并行、块内串行的方式进行。
该方案可有效降低译码器对硬件存储空间的占用,并降低了译码电路的布线复杂度。
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
28卷 第1期2011年1月微电子学与计算机MICROELECTRONICS &COM PU TERV ol.28 N o.1Januar y 2011收稿日期:2009-11-09;收稿日期:2010-01-15基金项目:国家自然科学基金项目(60970058);江苏省现代企业信息化应用支撑软件工程技术研发中心开放基金项目(SX 200906)采用C 语言FPGA 技术实现LDPC 码译码算法张 培1,2,陶志福2,周昌雄2,汪一鸣3(1江苏省现代企业信息化应用支撑软件工程技术研发中心,江苏苏州215104;2苏州职业大学,江苏苏州215104;3苏州大学,江苏苏州215021)摘 要:针对L DP C 码(L ow Densit y Pa rity Check Co des)译码算法的特点和最新一代I mpulse C 语言的并行编程技术,提出一种对L DP C 码译码器进行F PGA (Field P ro gr ammable Gate A rr ay)设计与实现的便捷新方案,以获得译码速率和硬件资源消耗的平衡.在XC2V 2000芯片上实现了一种码率1/2,码长2500的(3,6)LD PC 码译码器.实验表明当最大迭代次数为10次,主频50M H z 时,译码速率可达10M bps.关键词:低密度奇偶校验码;译码算法;Im pulse C 语言;并行;现场可编程门阵列中图分类号:T N911.22 文献标识码:A 文章编号:1000-7180(2011)01-0173-03The Implement of LDPC Decoding AlgorithmBased on FPGA Programming in CZHANG Pei 1,2,TA O Zhi fu 2,ZHOU Chang x iong 2,WANG Yi ming 3(1Jiangsu Pro vince Suppor t Softw are Eng ineering R&D Center fo rM o der n I nfo rmatio n T echnolog y A pplicatio n in Enterpr ise,Suzhou 215104,China;2Suzhou Vo cational U niversit y,Suzho u 215104,China;3Suzhou U niver sity,Suzhou 215021,China)Abstract:In or der to obtain the balance o f the decoding rat e and the hardw are co nsumpt ion,a new method to imple ment L DPC deco ding alg or ithm is pro posed.F or the char acteristics of the decoding algo rithm,this metho d is based on an up-to-date par allel t echnique fr om Impulse C prog ramm ing t o har dw are implementation.A decoder fo r a family of (3,6)LDP C Co des w ith a co de r ate of 0.5and a block size o f 2500bits is implemented o n X ilinx V ir tex2XC2V 2000.By perfor ming max imum 10decoding iterat ions,the decoder can achiev e a max imum bit thro ug hput o f 10M bps.Key words:L DP C;deco ding alg or ithm;Impulse C;parallel;F PGA1 引言FPGA 提供了大量的高度并行的可配置硬件资源,同时高性能FPGA 加速软件的应用在通信技术、科学计算等领域的需求正在迅速增长.LDPC 码是目前最逼近香农限的一类纠错码,其译码复杂度低,且可实行并行操作,非常适合于FPGA 的并行计算.Im pulse C 是一种类似C 语言的描述硬件需求的语言,并且能够很好地与VH DL(硬件描述语言)相融合.设计者只需要用该语言描述要实现的硬件行为,在设计平台的支持下,就可以在FPGA 上实现所要求的硬件.Impulse C 编程模型[1]实际上是一种面向流的、对软硬件划分和软硬件过程协同的设计方法.通过将Impulse C 语言编译导入现有设计流程,设计者能够迅速创建和评估不同的软硬件划分策略,迅速建立工作产品原型.因此,这种设计方法既简化了硬件设计过程,又为软件设计人员提微电子学与计算机2011年供了一种可行的硬件设计途径.文中采用这种适用于高度并行FPGA 平台的新的、基于Im pulse C 语言的程序模型和技术,给出了一种对LDPC 码译码器进行FPGA 设计与实现的便捷新方案.2 LDPC 译码器的Impulse C 设计信道编码的译码算法是决定编码性能和应用前景的一个重要因素.尤其是在长码的条件下,译码算法的复杂度决定了编码的前途.LDPC 码的译码复杂度与码长成线性关系,克服了长码长时所面临的巨大译码计算复杂度问题,使得长编码分组的应用成为可能.虽然为了适应不同的情况,先后出现了多种改进的LDPC 码译码算法,但算法的关键仍然是变量节点和校验节点之间的信息传递[2].为了在译码性能和复杂度之间达到更好的平衡,同时基于硬件实现方面的考虑,本设计选择采用最小和算法MSA(M in Sum Alg orithm )[3],该算法的基本流程如图1所示.从而避免了进行复杂的计算和查表,复杂度得到了明显降低,而且译码性能也较好,适合硬件实现.图1 译码算法流程图Im pulse C 开发平台包括函数库、编译器和调试工具.Impulse C 库包括了设置和管理多个独立过程的功能,它可以通过数据流、信号和可选的共享存储资源相连接[4].使用Impulse C 库功能,Impulse C 语言可用来描述高度并行的应用,具有最小的软件编程复杂度,同时具有用标准C 开发环境下编译和调试的能力.这些库函数用来在进程之间进行流和信号的数据通信,还可以将进程分配到目标编程平台的实际硬件资源上.本次设计中多个进程之间的相互通信和同步主要通过数据流方式完成.例如读取待译码数据的一段程序如下:for (i =0;i<N;i++){#pr agma CO PIP EL IN Eif (co _str eam _r ead (InDataF ,&nSample,sizeo f(flo at ))==co _er r_no ne);IF _SIM (samplesr ead++);L c[i]=nSample}由于流水线技术允许循环的多重迭代并行执行,这里使用了CO PIPELINE 流水线指令.假设N 取1,若不使用流水线,处理100个数据需要200个时钟周期.现在使用流水线后,将产生一个二级流水线.当第一个数据被读进来以后,第一级立刻开始读取第二个数据,与此同时,第二级使用刚读进来的数据进行计算.这样只需要101个周期就能处理100个输入数据了.可见,以数据流的形式来读取数据和输出数据,应用程序可以一边从外部接收数据,一边处理数据,效率更高,也能大大简化硬件软件系统的设计和调试.如果一个应用程序具有设计良好的流接口,那么当它被映射到实际硬件和软件时,就能高效运行.构造规则(3,6)LDPC 码,取125 250的校验矩阵,将经过A GWN(高斯白噪声)信道后的数据作为译码前数据,每次读取一组250比特数据进行译码,共读取十次.在Co Developer 开发平台环境下进行桌面仿真,桌面仿真结果如图2所示.结果包含一个生产者测试进程,一个代表LDPC 码译码算法的Impulse C 进程,和一个消费者测试进程.生产者测试进程读取数据,然后送给译码算法的Impulse C 进程,最后消费者测试进程接收Impulse C 译码后的数据流.3 LDPC 译码器的FPGA 实现虽然Gallag er 曾经提出了LDPC 码解码方法和示意性的硬件电路原理图,但是由于当时科技水平有限,硬件条件受到限制,LDPC 码并没有得到重视和推广,FPGA 的出现为此提供了一个很好的解决方案.本设计中,将Impulse C 编写的进程编译成FPGA 硬件时主要采取的步骤如图3所示.在C 分析阶段,编译器首先确定应用中的硬件和软件进程.在循环展开阶段,编译器将相应的循环转化为等价的并行语句,最后生成可仿真H DL 文件.从软件到硬件编译器的过程是实现快速开发的关键,它保证了应用程序直接编译到FPGA.本设计所生成的H DL 文件的底层模块描述了原来用co_process_config 声明的硬件进程,顶层实体引用了包含LDPC 译码器实际功能的底层实体,这些功能是174第1期张培,等:采用C 语言F PG A 技术实现L DPC码译码算法图2桌面仿真结果图3 Impulse C 到F PGA 硬件的优化步骤用寄存器传输级(RT L)代码表示的.实际上,硬件生成器把每一个进程当作一个独立的状态机来实现.在LDPC 译码算法的状态机中,共有195个状态,分别描述译码算法的初始化和迭代部分,以及用来驱动状态机的时钟逻辑.由于Xilinx 的Virtex2芯片XC2V2000片内资源丰富,无需外部缓冲就可实现高速数据采集,而且适合进行浮点运算和数据存储操作,所以选用XC2V2000 4 bf957实现本次设计.生成的LDPC 码译码器模块如图4所示.当时钟频率为50M H z,迭代次数为10次,本设计耗费了5493个LUT (查找表),译码速率为10M bps,功耗为367mW.图4 LDP C 码译码器模块衡量译码器性能的两个关键因素分别是译码速度和硬件复杂度,较高的译码速度往往是以更大的资源消耗为代价的.如何做到既能以较快的速度进行译码,又能使硬件开销不会太大,从而找到译码速率和资源消耗之间的平衡是硬件设计过程中必须要考虑的问题.采用传统硬件描述方法,文献[5]采用部分并行结构给出了一个吞吐量为54M bit/s 的LDPC 码译码器FPGA 芯片,是译码速率和资源消耗很好的一种折中,但由于构造方法的限制,现有的大多数LDPC 码并不适合采用部分并行结构.文献[6]实现了译码速率为1M bps 的LDPC 码译码器,耗费了3039个LU T.文献[7]中的LDPC 译码器速率达到1Gbit/s,却也是以增加极高的芯片复杂度为代价的.与上述相同功能的传统硬件描述方法对比,在本设计中,由于Impulse C 库可以有效地利用Stream s C 编译器提供的 流式编程!方法,芯片内部并行译码结构采用流水线结构,降低了逻辑单元的使用量,硬件规模相对较小;同时,有些系统并不要求很高的译码速率,例如第三代移动通信系统要求达到的最高译码速率为l0M bps,因而本设计得到的译码器速率能够满足实际工程的需要,同时资源消耗也较低.4 结束语文中基于通过C 语言在混合软/硬件平台上直接实现FPGA 软件应用的设计理念,创建实现了一个面向数据流的LDPC 译码硬件算法,体现了Im pulse C 语言FPGA 编程技术的优势,为软件工程师从C 到开发基于FPGA 的嵌入式硬件系统提供了一种快捷的新思路.下一步的研究方向是面向FPGA 性能,增加语句级并行,进一步优化Impulse C 代码,以达到使用高度并行平台实现低成本高性能计算的目的.参考文献:[1]Dav ide P ellerin,Sco tt T hibault.Pr at ical F PG A pr ogr amming in C[M ].Boston:P rentice Hall P T R,2007:19-51.(下转第179页)175第1期邢素霞:多光谱图像融合中小波分解层数研究表4 Q与分解层的关系Q A组B组C组D组Db9-10.920.610.710.74Db9-20.920.610.700.71Db9-30.920.590.680.70Db9-40.890.550.680.70Db9-50.890.550.710.704 结束语文中选用Db9基函数的小波变换方法,对多组多光谱源图像进行了1~5层小波分解的图像融合实验.在融合规则上,均采用细节分量上选两幅图像中的最大值,近似分量上取两幅图像的平均值的融合规则;然后利用图像评价指标信息熵、标准差、互信息和综合指标对图像融合的结果进行了评价.评价结果表明,对多光谱图像和Db9小波基函数,图像融合在一层小波分解下可以获得较好的性能.参考文献:[1]覃征,鲍复民,李爱国,等.多传感器图像融合及其应用综述[J],微电子学与计算机,2004,21(2):1-5.[2]Gemma P iella,A da ptive Wavelaets.A pplicatio ns to image fusio n and compression[D].Bethlehem,Philadel phia,L ehigh U niver sity,2003.[3]Zhang Z,Blum R.A r egio n-based imag e fusionscheme fo r concealed weapon detection[C]//Pr oceed ing s of the31st Annual Conference on Info rmation Sci ences and Systems.Balt imor e,M ary land,1997:168 -173.[4]Z hang Z.Investig ations o f imag e fusion[D].Bethlehem,P hiladelphia,L ehig h U niversit y,1999.[5]傅鹂,王丹,吕海翠.一种基于提升小波变换的图像融合新算法[J].微电子学与计算机,2009,26(4):64-67. [6]胡俊峰,唐彩银,巩萍.基于小波变换的CT/SP ECT图像融合最佳层数选取[J].研究论著,2009,24(3):10-12.[7]李炜,陈晓辉,毛海杰.小波阈值消噪算法中自适应确定分解层数研究[J].计算机仿真,2009,26(3):311 -314.[8]李树涛,王耀南,龚理专.多聚焦图像融合中最佳小波分解层数的选取[J].系统工程与电子技术,2002,24(6): 45-49.[9]Zheng Yufeng,Edva rd A Essock,Br uce C H ansen,etal.A new met ric based on ex tended spatial f requency and its applicatio n to DWT based fusion algo rithms[J].Info rmation Fusion,2007(8):177-192.作者简介:邢素霞 女,(1975-),博士,讲师.研究方向为信号处理.(上接第175页)[2]李刚,黑勇,仇玉林.一种准循环L DP C解码器的设计与实现[J].微电子学与计算机,2008,25(7):52-55. [3]张仲金,高明伦,沙金,等.基于自身可信度的低复杂度L DPC码位翻转解码算法[J].微电子学与计算机, 2008,25(7):92-94.[4]A nt ola A Santambrog io,F racassi M D,G otti M,et al.A no vel ha rdw ar e/softw are codesign methodolog y basedon dynamic reconfig uratio n w it h impulse C and codevel oper[C]//3rd Southern Conference on Pr og rammable L og ic.M ar del Plata,A r gentina,2007:221-224. [5]Zhang T,Par hi K K.A54M BP S(3,6)-reg ular FPGA L DP C decoder[C]//IEEE SI PS.Canada:Br itish Columbia,2002:127-132.[6]L evine B,T ay lor R,Schmit H.Implementation of nearShannon limit err or-co rr ect codes using reconfig urable hardwar e[C]//IEEE Sy mp.O n FCCM.Lo s A lamit os,2000:217-226.[7]Andrew J Blanksby,Chr is J H ow land.A690-mW1-G b/s1024-b,rate-1/2low-densit y parit y-checkco de deco der[J].Jo ur na l of So lid-State Circuits,2002, 37(3):404-412.作者简介:张 培 女,(1979-),硕士研究生,讲师,工程师.研究方向为电子与通信技术.陶志福 男,(1972-),博士,讲师.研究方向为电子与通信技术.周昌雄 男,(1965-),博士,教授.研究方向为图像处理技术.汪一鸣 女,(1956-),博士,教授,博士生导师.研究方向为多媒体通信和无线通信.179。