EDA实验报告(PCB含截图)
EDA-实验报告
实验一五人表决器设计一、实验目的1 加深对电路理论概念的理解3 加深计算机辅助分析及设计的概念4 了解及初步掌握对电路进行计算机辅助分析的过程二、实验要求制作一个五人表决器，共五个输入信号，一个输出信号。
若输入信号高电平数目多于低电平数目，则输出为高，否则为低。
三、实验原理根据设计要求可知，输入信号共有2^5=32种可能，然而输出为高则有15种可能。
对于本设计，只需一个模块就能完成任务，并采用列写真值表是最简单易懂的方法。
四、计算机辅助设计设A,B,C,D,E引脚为输入引脚，F为输出引脚。
则原理图如1所示图1.1 五人表决器原理图实验程序清单如下：MODULE VOTEA,B,C,D,E PIN;F PIN ISTYPE 'COM';TRUTH_TABLE([A,B,C,D,E]->[F])[0,0,1,1,1]->[1];[0,1,1,1,0]->[1];[0,1,0,1,1]->[1];[0,1,1,0,1]->[1];[1,0,1,1,1]->[1];[1,1,0,1,1]->[1];[1,1,1,0,1]->[1];[1,1,1,1,0]->[1];[1,1,1,0,0]->[1];[1,1,0,1,0]->[1];[1,1,1,1,1]->[1];[1,1,0,0,1]->[1];[1,0,0,1,1]->[1];[1,0,1,0,1]->[1];[1,0,1,1,0]->[1];END五、实验测试与仿真根据题目要求，可设输入分别为：0，0，0，0，0；1，1，1，1，1；1，0，1，0，0；0，1，0，1，1。
其测试程序如下所示：MODULE fivevoteA,B,C,D,E,F PIN;X=.X.;TEST_VECTORS([A,B,C,D,E]->[F])[0,0,0,0,0]->[X];[1,1,1,1,1]->[X];[1,0,1,0,0]->[X];[0,1,0,1,1]->[X];END测试仿真结果如图1.2所示：图1.2 五人表决器设计仿真图可知，设计基本符合题目要求。
EDA实验报告(12份).pdf
实验一组合电路的设计1. 实验目的：熟悉MAX + plus II 的VHDL 文本设计流程全过程，学习简单组合电路的设计、多层次电路设计、仿真和硬件测试。
2. 实验内容：设计一个2选1多路选择器，并进行仿真测试，给出仿真波形。
3. 实验程序如下：library ieee;use ieee.std_logic_1164.all; entity mux21a isport(a,b,s:in std_logic;y:out std_logic); end entity mux21a; architecture one of mux21a is beginy<=a when s='0' else b ; end architecture one ;4. 仿真波形（如图1-1所示）图1-1 2选1多路选择器仿真波形5. 试验总结：从仿真波形可以看出此2选1多路选择器是当s为低电平时，y输出为b, 当s为高电平时，y输出为a（y<=a when s='0' else b ;），完成2路选择输出。
实验二时序电路的设计1. 实验目的：熟悉MAX + plus II VHDL文本设计过程，学习简单的时序电路设计、仿真和测试。
2. 实验验内容：设计一个锁存器，并进行仿真测试，给出仿真波形。
3. 实验程序如下：library ieee;use ieee.std_logic_1164.all;entity suocun7 isport(clk: in std_logic;en: in std_logic;D: in std_logic_vector(7 downto 0);B:out std_logic_vector(7 downto 0)); end suocun7;architecture one of suocun7 issignal K: std_logic_vector(7 downto 0); beginprocess(clk,en,D)beginif clk'event and clk='1' thenif en ='0'thenK<=D;end if;end if;end process;B<=K;end one;4.仿真波形（如图2-1所示）图2-1 8位锁存器仿真波形此程序完成的是一个8位锁存器，当时钟上升沿到来（clk'event and clk='1'）、使能端为低电平（en ='0'）时，输出为时钟上升沿时的前一个数，从仿真波形看，实现了此功能。
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姓名：郭灵芝学号：0704240115班级：通信一班07042200实验一0704240115 郭灵芝通信一班一．实验内容1.调节电路静态工作点(调节电位计)，观察电路出现饱和失真和截止失真的输出信号波形，并测试对应的静态工作点值。
2.加入信号源频率5kHz(幅度1mV) ，调节电路使输出不失真，测试此时的静态工作点值。
测电路的输入电阻、输出电阻和电压增益；3.设计一个分压偏置的单管电压放大电路，要求信号源频率5kHz(幅度1mV) ，负载电阻5.1kΩ，电压增益大于50。
4.测电路的频率响应曲线和f L、f H值。
二．放大电路的原理图（1-1）放大电路的原理图R为滑动变阻器，该电路用的是三极管来实现放大，采用的是电压偏置，接法是共射极，1R的大小从而改变三极管的静态工作点，使三极管处于正常放通过它改变接入电路中的1大状态。
为了确定好的静态工作点，进行如下静态分析：上面图1-1的静态电路如下（1-2）放大电路所对应的静态电路可以用两个交流电压表分别测量输入电压和输出电压，输出电压除以输入电压即为放大倍数。
为了保证放大电路工作在放大区（可用示波器监测，保证波形不失真），将交流输入电压调为1mv,2mv,3mv 。
电压表均用交流模式。
当交流信号源取下表所示不同值时，读出电压表的读数，即i V 和0V ，并计算电压的放大倍数。
（表一）结论：当三极管工作在放大区时，其电压放大倍数近似为常数。
即输入电压随输入电压线性变化。
且放大倍数符合大于50的要求。
（表二）结论1R 调到10%到80%之间时三极管都正常放大，这可以通过C I 与B I 的比值即β来确定，在这个区间里β基本保持不变，当然1R 处于0%到10%之间的确定不了，这个还要通过实际测量的β来确定。
三．失真研究1. 电位器调到0%，交流信号保持20mv ，5 KHz ，输出信号如下（1-3）饱和失真的波形图此时负半周出现了失真，即削底，对于NPN 管说明出现了饱和失真。
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目录一、前言-----------------------------02二、原理图输入设计--------------03三、全加器电路设计--------------05四、时序逻辑电路设计-----------12五、7段数码管显示设计---------17一、前言该实验属于《EDA基础》专业基础课的重要实践环节，对培养学生的实际动手能力及提高学生的实际工程设计能力十分重要,学生通过学习、设计FPGA的相关实验,巩固掌握已学过的设计知识,培养编程能力，提高FPGA电路设计等方面的能力，使学生达到掌握FPGA设计具体的设计方法的目标要求。
前期课程：数字电路、微机原理及应用、等课程。
通过学习《EDA 基础》，使学生将所学的基础知识用之于实践。
为后续毕业设计奠定基础。
同时为学生今后走向工作岗位提供较大帮助。
二、原理图输入设计一、实验目的1．熟悉QuartusII 9.1软件的使用。
2．通过半加器的设计，让学生掌握原理图输入的设计方法。
3．初步了解可编程器件设计的全过程。
二、实验原理计算机中数的操作都是以二进制进位的，最基本的运算就是加法运算。
按照进位是否加入，加法器分为半加器和全加器电路两种。
计算机中的异或指令的功能就是求两个操作数各位的半加和。
一位半加器有两个输入、输出，如图2-1。
图2-1 一位半加器示意图表2-2 半加器真值表一个半加器的真值表如表2—2所示，根据真值表可得到半加器的函数表达式：Hi Ai Bi Ai Bi Ai Bi =∙+∙=⊕ Bi Ai Ci ∙=三、实验内容 原理图设计：四、仿真结果二、全加器电路设计一、实验目的1. 学习VHDL 语言的描述方法；2. 学习元件例化语句的使用方法；3. 学习VHDL 程序层次化设计方法。
二、实验内容1．实现1位全加器的硬件描述语言设计； 2．采用元件例化语句实现4位全加器的设计。
三、实验原理计算机中的加法器一般就是全加器，它实现多位带进位加法。
EDA实验报告(绝对有用)
EDA 设计与实验院系：电子工程与光电技术学院专业：通信工程班级： 07042201姓名：包华广（32号）学号： 0704330107指导老师：蒋立平花汉兵目录：摘要 - - - - - - - - - - - - - - - 1一.正文部分1.设计电路功能要求 - - - - - - - - - - - - - 12.方案论证 - - - - - - - - - - - - - 13.各子模块设计原理 - - - - - - - - - - - - 23.1 时钟信号发生模块 - - - - - - - - - - - - 23.2 计时模块- - - - - - - - - - - 43.3 计时电路 - - - - - - - - - - - - 63.4 校正电路模块 - - - - - - - - - - - - 63.5 整点报时模块 - - - - - - - - - - - - 83.6 闹钟功能模块 - - - - - - - - - - - - 84、设计总电路原理 - - - - - - - - - - - - - 9二．总结部分5. 调试、仿真与下载 - - - - - - - - - - - - - 106.实验结果 - - - - - - - - - - - - - 107. 实验中遇到的问题与解决方法 - - - - - - - - - 118. 实验体会与收获 - - - - - - - - - - - - - 12 9．参考文献 - - - - - - - - - - - - - - - - 12摘要：本实验利用QuartusII软件，结合所学的数字电路的知识设计一个24时多功能数字钟，具有正常分、秒计时，动态显示，保持、清零、快速校分、整点报时、闹钟功能。
文章分析了整个电路的工作原理，还分别说明了各子模块的设计原理和调试、仿真、编程下载的过程，并对最终结果进行总结，最后提出了在实验过程中出现的问题和解决的方案。
EDA实验报告
海南师范大学物理与电子工程学院实验报告( ---- 学年第一学期)课程名称：专业班级：学号：姓名：实验一：原理图输入法设计与仿真实验时间：六、实验心得实验二七人表决器的设计3、引脚匹配实验三 显示电路设计一、实验目的1、学习7段数码显示译码器设计；2、学习VHDL 的多层设计方法。
二、实验仪器设备1、PC 机一台2、GW48-PK2系列SOPC/EDA 实验开发系统 三、实验原理1、七段数码显示工作原理（共阴极接法）7 段数码是纯组合电路，通常的小规模专用IC ，如74 或4000系列的器件只能作十进制BCD 码译码，然而数字系统中的数据处理和运算都是2 进制的，所以输出表达都是16 进制的，为了满足16 进制数的译码显示，最方便的方法就是利用译码程序在FPGA/CPLD 中来实现。
作为7 段译码器，输出信号LED7S 的7 位分别接数码管的7 个段，高位在左，低位在右。
例如当LED7S 输出为“1101101”时，数码管的7 个段：g 、f 、e 、d 、c 、b 、a 分别接1、1、0、1、1、0、1；接有高电平的段发亮，于是数码管显示“5”。
注意，这里没有考虑表示小数点的发光管，如果要考虑，需要增加段h 。
2、显示代码概念 显示代码a b cdefg四、实验内容1、编写7段译码器VHDL 源程序。
2、在Quartus Ⅱ软件上编译和仿真。
3、锁定管脚，建议选择实验电路模式6，显示译码输出用数码8 显示译码输出(PIO46-PIO40)，键8、键7、键6 和键5 四位控制输入。
4编程下载与硬件验证。
5、记录系统仿真和硬件验证结果。
五、实验结果：2、波形仿真图：4、 引脚锁定：六、实验心得： 其实本实验的显示我们在模电里面就学习过了，也用集成块进行过实验，本实验用程序加硬件完成。
真所谓条条道路通罗马！实验四 四位全加器一、实验目的通过实验让学生熟悉Quartus Ⅱ的VHDL 文本设计流程全过程，掌握组合逻辑电路的文本输入设计法，通过对设计电路的仿真和硬件验证，让学生进一步了解加法器的功能。
EDA实验实验报告2
EDA实验实验报告学号：姓名：彭文勇院系：微电子技术系专业：嵌入式教师：李海2010年12月实验一一位全加器的设计实验地点：第二实验楼405同组人员：孙腾坤一、实验目的通过次实验我们逐步了解、熟悉和掌握FPGA开发软件Quartus II 的使用及Verilog HDL的编程方法。
学习用Verilog HDL语言以不同的方式来描述1位全加器及电路的设计仿真和硬件测试。
二、实验原理和内容本实验的内容是建立一个1位全加器。
具体内容包括：（1）使用Quartus II建立工程、编写程序；（2）进行波形仿真验证；（3）进行硬件测试。
通过SmartSOPC试验箱上的按键KEY1~KEY3输入信号，分别为A、B和cin,并通过LED1~ＬＥＤ３指示相应的状态。
输出Ｓｕｍ和ｃｏｕｔ通过LED7和LED8指示（灯亮表示输入或输出为“1”）。
三、实验步骤（1）启动Quartus II建立一个空白工程，然后命名为full_add。
（2）新建Verilog HDL源文件full_add.v，输入程序代码并保存，然后进行综合编译。
若在编译过程中发现错误，则找出并更正错误，直至编译成功为止，并生成图形符号文件full_add.bdf。
（3）波形仿真验证。
（4）新建图形设计文件命名为full_add.bdf并保存。
微电子技术系（5）选择目标器件并对相应的引脚进行锁定，我们选Altera公司Cyclone系列的EP1C6Q240C8芯片，引脚锁定方法参考实验书后面的附录A引脚分配。
将为使用的引脚设置为三态输入（一定要设置否则可能损坏芯片）。
（6）将full_add.bdf设置为顶层实体。
对该工程文件进行全程便已处理。
若在编译过程中发现错误，则找出并更正错误，直至编译成功为止。
（7）将跳线短接帽调解到JP6的KEY1~KEY3、LED0~ＬＥＤ２、LED6和ＬＥＤ７，使KEY1~KEY3、LED１~ＬＥＤ３、LED７、LED８与芯片对应的引脚相连。
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实验三: 二位比较器的设计与实现一．实验简介：这个实验将指导你通过使用ISE软件进行简单的二位比较器的设计与实现。
二．实验目的：•使用ISE软件设计并仿真。
•学会程序下载。
三．实验原理：1．ISE软件是一个支持数字系统设计的开发2．用ISE软件进行设计开发时基于相应器件型号的。
注意：软件设计时选择的器件型号是与实际下载板上的器件型号相同。
3．图2-1所示为二位比较器的真值表，本实验中用Verilog语句来描述。
b[1] b[0] a[1] d[0]0 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 1a_eq_b a_gt_b a_lt_b1 0 00 1 00 1 00 1 00 0 11 0 00 1 00 1 00 0 10 0 11 0 00 1 00 0 10 0 10 0 11 0 0四．实验步骤：1．新建工程（1）双击桌面上“”图标，启动ISE软件(也可从开始菜单启动)。
每次打开ISE都会默认恢复到最近使用过的工程界面。
当第一次使用时，由于还没有历史工程记录，所以工程管理区显示空白。
选择File—New Project选项，在弹出的对话框中输入工程名称并指定工程路径。
（2）点击Next按钮进入下一页，选择所使用的芯片及综合、仿真工具。
计算机上安装的所有用于仿真和综合的第三方EDA工具都可以在下拉菜单中找到。
在图中我们选用了Spartan6 XC6SLX16芯片，采用CSG324封装，这是NEXYS3开发板所用的芯片。
另外，我们选择Verilog作为默认的硬件描述语言。
（3）再点击Next按钮进入下一页，这里显示了新建工程的信息，确认无误后，点击Finish 就可以建立一个完整的工程了。
（1）在工程管理区任意位置单击鼠标右键，在弹出的菜单中选择New Source命令，选择Verilog Module输入，并输入Verilog文件名。
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EDA实验报告
合肥工业大学
指导老师: 张丽华许良凤班级: 通信12-2班
学号: 2012211564
姓名: 崔燕平
实验地点: 二号机房
时间：2014年5月29日
设计
题目EDA基本训练成绩
课程设计主要内容一、本课程的任务和目的
1.学习Protel软件的使用。
2.用Protel软件绘制印刷电路板版图。
3.总结设计过程，写出实训报告。
二、主要内容
1、甲乙类互补对称功率放大电路（教材P65）（1）用Protel软件绘制原理图；
（2）用Protel软件绘制印刷电路板版图。
2、测量放大器电路（教材P120）
（1）用Protel软件绘制原理图；
（2）用Protel软件绘制印刷电路板版图。
3、整流稳压电路（教材P121）
（1）用Protel软件绘制原理图；
（2）用Protel软件绘制印刷电路板版图。
1、3题目可选一个做，2题必做。
指导教师评语建议：从学生的工作态度、工作量、设计（论文）的创造性、学术性、实用性及书面表达能力等方面给出评价。
签名：200 年月日
一．基本操作：
二．画电路图
（一）甲乙类互补对称功率放大电路1.画原理图：
2.材料清单：
3.网络表：
4.单面PCB板：
5.双面PCB板：
（二）测量放大器电路1.画原理图：
2.材料清单：
3.网络表：
4.单面PCB板：
5.双面PCB板：
实验总结：
通过此次实验，还是到了很多以前没有学过的一些操作技巧，以上实验的内容是自己在使用过程中最基本的使用流程和的设计步骤。
通过这几天对EDA的学习，发现EDA是很有用的，但我们只是学到一些基本的操作，希望以后能多上机操作，提高自己对的ＥＤＡ的操作能力。