第五章(3) TMS320C5x芯片的外部接口

C541 存 储 器 映射图：
存储空间

程序存储器
数据存储器 I/O空间


程序存储器：


程序储存器的最大地址空间为64K。 片内的ROM、DARAM、SARAM都可以通 过软件映射到程序空间。 这些片内储存器映射到程序空间后，程序地 址发生器（program address generation unit） 将程序地址总线连接到这些存储器的 地址线上。

非屏蔽中断 ：

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C54x DSP 任何时候都响应这种类型的中断并 执行中断服务程序 C54x DSP 非屏蔽中断包括所有的软件中断和 两个外部的硬件中断 RS （reset）和 NMI。 （RS 和 NMI 也可以通过软件控制） RS 是系统复位中断，可以影响全部 C54x DSP 操作模式的非屏蔽中断，将处理器预置到 一个已知状态。 NMI 一般用于系统严重错误时，向CPU发出告 警。如电源系统告警等。
外部接口（续1）
外部接口包括：






系统复位 系统控制接口 两个串行通讯接口 数据、地址总线接口 外部中断接口 外部DMA控制接口 通用I/O 定时器输出 HPI接口（C542）
外部总线接口


介绍外部总线操作、存储器控制和I/O通道。 TMS320C54 DSP的外部总线操作包括软件等待、 块切换逻辑和保持逻辑。 外部总线 外部总线控制 Hold mode 外部存储器 存储空间
软件等待状态寄存器：
等待状态发生器和外部程序空间的连接工作方式图：
等待状态发生器和外部程序空间的工作方式：



当CPU收到一个外部程序空间地址时，由译码器对地址 译码，根据译码结果将寄存器SWWSR中对应的数值装入 计数器，如果数值不为零，发送一个等待信号到CPU， 等待状态计数器开始工作； 当计数器为减为0时，并且外部的准备就绪信号 （READY）为高平时，等待信号（WAIT）变为高电平， 等待结束。 在系统复位后，SWWSR 中的数据位全部置1， (SWWSR = 7FFFh)，对外部总线的等待周期设置为最大。这个 特点保证系统初始化时，CPU能与外部存储器以较慢的 速度进行通讯。
片内 ROM 的结构 ：


片内的ROM是按照块结构组织的，这样可以提高 程序的执行效率。例如，程序可以在一个ROM块 中取指令的同时，还可以同时读取另外一个ROM 块中的数据。 不同器件的块结构是不同的，一般的块分为2K、 4K、8K。对于2K-ROM 的芯片，块结构为2K；对于 4K-ROM 和 28K-ROM 的器件，一般块结构为4K； 对于16K-ROM 和 48K-ROM 的器件，一般块结构为 8K。
以下情况 DSP 将自动插入一个额外的机器周期：

_块之间操作。 _ PS-DS置1。
下图表明了在存储器块切换时插入了等待周期：
下图在程序读操作和数据读操作之间插入了额外的等待周期：
Hold Mode



信号 HOLD 和 HOLDA 允许外部设备控制处理器 的总线。 HOLDA信号变为低电平时，处理器认可HOLD方式。 当 C54X DSP 进入hold 模式，它的外部地址总 线、数据总线和控制信号线变为高阻态。 HOLD 模式 (HM) 的状态位在 ST1 寄存器 当 HM = 1，C54X DSP处于正常的操作模式。
数据存储器 ：


C54的数据储存器最大为 64K×16-bit；数据储存器 包括片内（on-chip）储存器和片外（off-chip）储存 器。部分的C54X的DSP片内的ROM可以通过软件设 置PMST寄存器中的DROM位映射到数据区。 为了提高程序的执行效率，片内的 RAM 被划分为多 个块。例如，你可以在一个周期内执行两个数据的读 操作和一个数据的写操作。下图为C541片内 RAM 的 块结构，5K的片内RAM分为5个块，每个块为1K。
外部总线关闭时（EXIO = 1）各个端口的状态：
块切换逻辑




EXIO 和 BH 位是对外部地址和程序总线的控制位，在正常 操作模式下设置为0（正常读写状态）。如果不使用外部总 线，为了降低系统的功耗，应将 EXIO 和 BH 设置为 1。 当EXIO置1时，对外部总线的操作将失效。如写状态寄存器 ST1 的HM位，或写PMST中的OVLY位等。 C54 DSP 有一个内部寄存器保存最后一次操作（读或写） 的MSBs ，如果当前的地址高位与其不符，则选通信号 MSTRB保持一个时钟周期的无效状态，即插入一个时钟周期， 同时更新此内部寄存器。 如果在一个块内重复操作，则不插入额外的等待周期。当 BNKCMP全清0时，将不进行地址比较和插入额外的等待周期 的操作 。
等待状态发生器




软件可编程的等待状态发生器可以扩展外部的总线周期到7个 机器周期，可以方便的支持C54x DSP与速度较慢的外部设备连 接。 如果等待时间大于7个机器周期，可以使用硬件的 READY 连线。 如果全部外部设备都是零等待配置，连接到等待状态发生器的 内部时钟将关闭。关闭这些时钟可以降低设备的功耗。 软件可编程的等待状态发生器是由16-bit的软件等待寄存器 （SWWSR）控制的，内存映射地址在数据空间的0028H。 程序和数据空间是各自的两个32K-word块组成，I/O空间是由 1个64K-word块组成，每个块在SWWSR中对应 3bit 的位置
块切换逻辑



可编程的块切换逻辑允许C54X DSP 在存储器 块之间切换而不需要额外的等待周期。 可编程的块切换逻辑在内部的程序或数据空间 跨越存储器块边界时，自动插入一个等待周期。 块切换是通过块切换控制寄存器（BSCR）定义 的，内存映射地址是 0029H。
块切换控制寄存器（BSCR）
BNKCMP 、比较的位与块尺寸的关系.


当CPU指向内部存储器时，数据总线被自动置为 高阻态。但地址总线和存储器选择信号（PS， DS，IS）仍保持原状态。MSTRB, IOSTRB, R/W, IAQ, 和 MSC 信号保持激活状态。 当 PMST中的 AVIS（ address visibility mode bit）置1时，内部的程序地址指向外部 总线，并且 IAQ 为激活状态。当CPU 指向外部 的数据或I/O空间时，外部的地址线被清0。当 CPU 指向内部存储器且 AVIS 置1时，外部的地 址线也被清0。
外部总线控制（External Bus Control）



C54的外部总线是由两个单元控制：等待状态发生 器（wait-state generator）和块切换逻辑 （ bank-switching logic）。 对这两个单元的控制是通过两个寄存器软件等待寄 存器（software wait-state register — SWWSR） 和 块切换控制寄存器（bank-switching control register — BSCR）实现。 等待状态发生器（Wait-State Generator） 块切换逻辑Bank-Switching Logic
思考题：利用 I/O 空间进行人机接口的 设计：用TMS320C541的I/O空间，设计 一组16个键盘输入，和对应键的指示灯 输出，画出电路框图（或原理图）。
系统中断 ：


中断可以由硬件驱动产生，也可以由软件 产生。 中断信号使DSP处理器暂停主程序的执行， 转向中断服务程序。



C54x DSP 支持硬件中断和软件中断： 软件中断必须在执行的程序中说明 （ INTR、TRAP、RESET） 硬件中断由外部或内部的硬件输入端口 上的信号触发。 当多个硬件中断被同时触发时，处理器 按照中断的优先级别，首先响应高优先 级的中断。
Hold Mode


当 HM = 0，如果处理器没有执行外部部存储器 操作，就进入 HOLD 模式。 进入 HOLD 模式后，处理器内部的操作将继续执 行，而外部设备对外部总线的操作也可以执行。 系统操作具有最大的灵活性。 进入HOLD模式后，如果程序需要对外部总线进行 操作，进程就被中止。只有当HOLD信号变为无效 后，处理器才可以获得对外部总线的控制权，继 续执行程序。
I/O 空间



C54的DSP处理器提供了64K的外部 I/O 空 间，地址为 (0000h–FFFFh) 。 两条指令 PORTR 和 PORTW 是可以执行 I/O空间的数据读写。 I/O 空间主要用于外部的人机接口界面，如 键盘输入，指示灯输出等 ，也可以用于程 序或数据地址的扩展。

程序储存器的配置



MP/MC 和 OVLY 位表示使用了哪些片内的程序存储器。 系统复位，MP/MC管脚的当前状态逻辑电平写入PMST寄存 器的 MP/MC 位，指示处理器是否使用片内ROM。 MP/MC = 1，器件定义为微处理器模式，屏蔽了片内的 ROM ； MP/MC = 0，器件定义为微机模式，片内ROM 有效。 MP/MC 管脚只有在系统复位时是有效的。可以通过软件设 置PMST寄存器中的MP/MC位，屏蔽或使能片内ROM。
中断优先级别表：
中断分类：

所有C54x DSP 的中断分两类：
可屏蔽中断（maskable interrupts） 非屏蔽中断：（Nonmaskable interrupts — NMI）

可屏蔽中断 ：
DSP 支持 16 个用户可屏蔽中断（SINT15– SINT0）。对于不同型号的DSP，只可能用到 16个中断中的一部分。 C541 使用了其中的 9 个中断： INT3 到 INT0 RINT0、XINT0、RINT1、和 XINT1 （串口中断） TINT （定时器中断）