《基于FPGA的FFT实现》
采用FPGA实现FFT算法
采用FPGA实现FFT算法随着数字技术的快速发展，数字信号处理已深入到各个学科领域。
在数字信号处理中，许多算法如相关、滤波、谱估计、卷积等都可通过转化为离散傅立叶变换(DFT)实现，从而为离散信号分析从理论上提供了变换工具。
但DFT计算量大，实现困难。
快速傅立叶(FFT)的提出，大大减少了计算量，从根本上改变了傅立叶变换的地位，成为数字信号处理中的核心技术之一，广泛应用于雷达、观测、跟踪、高速图像处理、保密无线通信和数字通信等领域。
目前，硬件实现FFT算法的方案主要有：通用数字信号处理器(DSP)、FFT专用器件和现场可编程门阵列(FPGA)。
DSP具有纯软件实现的灵活性，适用于流程复杂的算法，如通信系统中信道的编译码、QAM映射等算法。
DSP完成FFT运算需占用大量DSP的运算时间，使整个系统的数据吞吐率降低，同时也无法发挥DSP软件实现的灵活性。
采用FFT专用器件，速度虽能够达到要求。
但其外围电路复杂，可扩展性差，成本昂贵。
随着FPGA发展，其资源丰富，易于组织流水和并行结构，将FFT实时性要求与FPGA器件设计的灵活性相结合，实现并行算法与硬件结构的优化配置，不仅可以提高处理速度，并且具有灵活性高。
开发费用低、开发周期短、升级简单的特点。
针对某OFDM系统中FFT运算的实际需要，提出了基于FPGA的设计来实现FFT算法，并以16位长数据，64点FFT为例，在Quartus Ⅱ软件上通过综合和仿真。
2 FFT原理及算法结构FFT是离散傅立叶变换(DFT)的快速算法。
对于N点离散的有限长时问序列x(n)，其傅里叶变换为：完成N点的DFT需要N2次复数乘法和N(N-1)次复数加法。
点数大时，计算量也大，所以难以实现信号的实时处理。
FFT的基本思想是利用旋转因子WN的周期性、对称性、特殊性以及周期N的可互换性，将长度为N点的序列DFT运算逐次分为较短序列的DFT运算，合并相同项，大大减少了计算量。
基于FPGA的FFT算法硬件实现
基于FPGA的FFT算法硬件实现引言：FFT是一种用于将时域信号转换为频域信号的算法，常用于信号处理和图像处理领域。
由于FFT的高计算复杂度，硬件实现可以提供更高的计算效率和并行处理能力。
本文将介绍基于FPGA的FFT算法硬件实现，并详细解释算法的原理和实现过程。
一、快速傅里叶变换（FFT）算法简介快速傅里叶变换（FFT）是一种将一个N点离散序列转换为频域离散序列的算法。
它的时间复杂度为O(NlogN)，相比于传统的傅里叶变换算法的时间复杂度O(N^2)，FFT算法具有更高的计算效率。
FFT算法的核心思想是将一个N点离散序列划分为其各个子序列，然后再分别计算各个子序列的傅里叶变换，并将结果通过一系列的蝶形运算合并得到最终的频域信号。
二、FFT算法的硬件实现原理基于FPGA的FFT算法实现可以充分发挥FPGA的并行计算能力和灵活性。
硬件实现的核心是设计一个包含多个计算单元的并行处理模块。
常见的FFT硬件实现架构包括基于蝶形运算的位递归FFT算法和基于矩阵运算的线性变换FFT算法。
1.基于蝶形运算的位递归FFT算法实现首先将输入序列分为奇数位和偶数位两个子序列，然后分别对这两个子序列进行FFT计算。
然后将得到的结果通过蝶形运算合并得到最终的频域信号。
在硬件实现中，可以设计一个包含多个蝶形运算单元的并行计算模块。
每个蝶形运算单元包括两个输入通道和两个输出通道，通过并行计算可以同时进行多个蝶形运算操作，提高计算效率。
2.基于矩阵运算的线性变换FFT算法实现线性变换FFT算法将FFT计算表示为矩阵运算的形式，可以充分利用FPGA的向量计算能力。
这种实现方法将输入序列表示为一个复数矢量，然后通过矩阵运算得到最终的频域信号。
在硬件实现中，可以设计一个包含多个矩阵运算单元的并行计算模块。
每个矩阵运算单元可以同时对多个输入进行矩阵运算，提高计算效率。
三、基于FPGA的FFT算法硬件实现步骤1.硬件资源规划：根据需要计算的样本点数N，确定所需的FPGA资源，包括DSP片上资源、BRAM资源和IO资源等。
基于FPGA的音频信号处理系统设计与实现
基于FPGA的音频信号处理系统设计与实现随着科技的发展和音频技术的不断进步，音频信号处理系统被广泛应用于各个领域。
本文将介绍基于FPGA的音频信号处理系统的设计与实现，并探讨其中的原理和关键技术。
一、引言随着数字音频技术的快速发展，音频信号处理系统的需求日益增长。
传统的音频信号处理方法往往通过软件实现，但其实时性和处理能力受到了限制。
而基于FPGA的音频信号处理系统具有高速运算、低延迟和灵活性强等优势，逐渐成为热门研究方向。
二、FPGA的基本原理FPGA（Field Programmable Gate Array）是一种可编程逻辑器件，其内部由大量可编程的逻辑资源和存储器单元组成。
通过在FPGA上配置电路，可以实现各种不同的功能，包括音频信号处理。
三、音频信号处理系统的设计1. 模拟信号输入音频信号一般以模拟信号的形式输入到系统中，需要进行采样和模数转换。
采样率的选择应根据音频信号的特点和需求进行合理确定。
2. 数字信号处理在FPGA上设计并实现各种数字信号处理算法，如滤波、均衡、降噪等。
选择适合的算法和优化算法实现的技术，以提高系统的处理能力和性能。
3. 实时性要求由于音频信号的特性需保证处理系统的实时性。
FPGA的高并行性和硬件级别的实时性特点，使得其能够满足音频信号处理系统的实时性要求。
4. 数据存储与输出经过数字信号处理后的音频信号可以存储在FPGA内部的存储器中或外部的存储器中，也可以通过数字转模拟的方式输出到外部设备中。
四、关键技术与应用1. 快速算法优化为提高音频信号处理系统的处理速度，可以采用快速算法进行优化，如FFT（Fast Fourier Transform）等。
这些优化算法能够在保证处理结果准确性的前提下有效提高系统的运算速度。
2. 并行计算FPGA的并行计算能力是其强大的优势之一，可以将音频信号的处理任务进行拆分，同时进行多路处理，从而提高整个系统的处理能力。
3. 运算精度的选择在音频信号处理系统中，需要根据处理需求选择合适的运算精度。
基于FPGA的数字信号处理系统设计与实现
基于FPGA的数字信号处理系统设计与实现数字信号处理（DSP）是对数字信号进行处理和分析的技术方法，广泛应用于通信、音频、图像等领域。
其中，利用可编程逻辑器件进行数字信号处理的算法加速已成为一种重要的技术趋势。
本文主要讨论基于FPGA（Field Programmable Gate Array）的数字信号处理系统的设计与实现。
一、FPGA的基础知识及特点FPGA是一种具有可编程逻辑和可编程连接的硬件器件，能够实现用户自定义的数字电路功能。
与固定功能的ASIC（Application-Specific Integrated Circuit）相比，FPGA具有灵活性强、开发周期短、成本低等优势。
在数字信号处理系统中，FPGA可以作为一种高性能的实现平台。
二、数字信号处理系统的基本框架数字信号处理系统通常包括信号的采集、预处理、算法处理和结果输出等步骤。
在FPGA上实现数字信号处理系统时，通常将这些步骤划分为不同的模块，并将其设计成可并行执行的结构，以提高系统的吞吐量和性能。
1. 信号采集与预处理信号采集模块通常用于将模拟信号转换成数字信号，并对其进行采样和量化处理。
预处理模块则用于滤波、降噪、增益控制等处理，以准备信号供后续的算法处理模块使用。
2. 算法处理算法处理模块是数字信号处理系统的核心，其中包括常用的信号处理算法，例如快速傅里叶变换（FFT）、数字滤波器、自适应滤波器等。
这些算法通常采用并行处理的方式，以提高系统性能。
3. 结果输出结果输出模块将经过处理的数字信号转换成模拟信号，并通过数字至模拟转换器（DAC）输出。
此外，还可以添加显示设备或通信接口，以直观地观察处理结果或将结果传输到其他设备。
三、基于FPGA的数字信号处理系统的设计流程基于FPGA的数字信号处理系统设计一般包括硬件设计和软件设计两个层面。
1. 硬件设计硬件设计主要包括系统的功能分析与规划、模块的设计与实现以及系统的验证与测试。
基于FPGA离散分数阶傅里叶变换算法的实现
基于FPGA离散分数阶傅里叶变换算法的实现史兆强;魏增辉;马壮【摘要】In order to implement the DFRFT （discrete fractional 傅里叶transform） algorithm on FPGA （field programmable gate array）, some DFRFT methods are analyzed and the Ozaktas＇s DFRFT fast algorithm is selected to achieve the implementation on FPGA. On the basis of theoretical analysis for the algorithm, the computing process of fast algorithm is optimized, and the simulation results is given. Put forward a detailed program to achieve on FPGA under ensuring the accuracy of the request. The practical application of engineering shows that the solution has excellent performance.%为在可编程逻辑门阵列（FPGA）上实现离散分数阶傅里叶变换（DFRFT），对多种DFRFT算法进行比较分析，并选用Ozaktas提出的离散快速算法做了基于FPGA的实现。
在对该算法进行理论分析的基础上，对快速算法的计算过程做优化处理，并给出仿真结果比较。
在保证精度要求下，提出详细的FPGA实现方案。
工程实际应用表明：该方法具有优良性能。
【期刊名称】《河南机电高等专科学校学报》【年(卷),期】2012(020)002【总页数】3页(P17-19)【关键词】离散分数阶傅里叶变换;现场可编程逻辑阵列;FFT核【作者】史兆强;魏增辉;马壮【作者单位】河南机电高等专科学校电子通信工程系,河南新乡453000;黄河水利职业技术学院信息工程系,河南开封475003;中国电子科技集团公司第二十七研究所,河南郑州450047【正文语种】中文【中图分类】TN911.721 引言分数阶傅里叶变换是对经典傅里叶变换的推广，在分析和处理非平稳信号领域有着广泛的应用。
基于FPGA的信号频谱分析系统
基于FPGA的信号频谱分析系统
往往是模拟信号的A／DC 输出。
该频谱分析系统主要实现的功能包括对
模拟信号进行采集，并对采集到的数字信号进行快速傅里叶变换(FFT)，最后将
频谱分析结果显示在VGA 上。
系统的核心部分采用Altera 公司的FPGA 芯片CycloneII 实现，采用ADI 公司的AD7655 来实现待分析模拟信号的A／D 转换。
1 系统组成系统通过FPGA 控制AD7655 芯片采集待分析的模拟信号，并对A／D 采集所得来的数字信号进行FFT 变换，计算结束后将结果放在存储器中，FPGA 以存储器中的数据作为数据源进行控制，VGA 将信号的频谱分析结果以
图形的方式显示。
系统由A／D 采集模块、主控制模块、FIFO 模块、FFT 运算
模块、数据存储模块、VGA 控制模块等6 个模块组成。
各模块之间的关系如图
1 所示。
2 系统设计2．1 A／D 采集模块系统控制模块在接收到采集使能信号后，便会启动A／DC 来采集原始模拟信号。
设计采用16 位低功耗A／D 转换器
AD7655 对模拟信号进行采样。
AD7655 有4 个通道，1 Mbit-s-1 采样率，输入模拟信号的范围为0～5 V。
该芯片的时序如图2 所示。
tips:感谢大家的阅读，本文由我司收集整编。
仅供参阅！。
基于XilinxFPGAIP核的FFT算法的设计与实现
１ＦＦＴ算法简介２ＸｉｌｉｎｘＦＦＴＩＰ核功能实现ＦＦＴ（ＦａｓｔＦｏｕｒｉｅｒＴｒａｎｓｆｏｒｍ）算法是计算ＤＦＴ（ＤｉｓｃｒｅｔｅＦｏｕｒｉｅｒＴｒａｎｓｆｏｒｍ）的高效算法。
算法最初由Ｊ．Ｗ．Ｃｏｏｌｅｙ和Ｊ．Ｗ．Ｔｕｋｅｙ于１９６５年提出，之后又有新的算法不断涌现，总的来说发展方向有两个：一是针对Ｎ等于２的整数次幂的算法，如基２算法、基４算法和分裂基算法等；另一个是Ｎ不等于２的整数次幂的算法，如素因子算法、Ｗｉｎｏｇｒａｄ算法等。
其中基２算法是目前所常用的ＦＦＴ算法，其核心思想是将Ｎ点的序列逐次分解为（Ｎ－１）／２点，最后分解为２点ＤＦＴ进行计算，从而消除ＤＦＴ中大量的重复运算。
ＦＦＴ算法可从时域或频域对序列进行分解：①时间抽取法（ｄｅｃｉｍａｔｉｏｎｉｎｔｉｍｅ，ＤＩＴ），即直接将序列ｘ（ｎ）按奇、偶逐次分成奇数子序列和偶数子序列，然后通过计算子序列的ＤＦＴ来实现整个序列的ＤＦＴ；②频率抽取法（ｄｅｃｉｍａｔｉｏｎｉｎｆｒｅｑｕｅｎｃｙ，ＤＩＦ），即将频域Ｘ（ｋ）的序号ｋ按照奇、偶逐次分解成偶数点子序列和奇数点子序列，然后计算子序列的ＤＦＴ，得到整个频域内的ＤＦＴ。
时间抽取法和频率抽取法的计算复杂程度和所需要的计算量都是相同的，且由两种方法不同的分解形式可知：时间抽取法需要对输入数据序列ｘ（ｎ）进行重新排序，频率抽取法需要对输出数据序列Ｘ［ｋ］进行进行排序。
目前ＦＦＴ算法已经广泛应用于数字信号处理、图像处理、石油勘探和地震预测等众多领域。
与此同时，为了便于ＦＦＴ算法在工程实践中的应用，各大ＦＰＧＡ生产商也都纷纷推出了具有相关功能的ＩＰ（ＩｎｔｅｌｌｅｃｔｕａｌＰｒｏｐｅｒｔｙ）模块库。
其中由Ｘｉｌｉｎｘ公司研发的ＩＰ核ＦａｓｔＦｏｕｒｉｅｒＴｒａｎｓｆｏｒｍＶ５．０提供了ＦＦＴ算法多种可选的计算参数、结构、数据输入输出流的顺序方式，可以根据用户的需求方便地实现ＦＦＴ算法。
ＸｉｌｉｎｘＩＰ核功能是基于复杂系统功能的硬件描述语言（ＨＤＬ）设计文件，这些验证的功能对于所有的ＸｉｌｉｎｘＦＰＧＡ器件的结构都能够达到最优化，且提供硬件描述语言（ＶＨＤＬ，Ｖｅｒｉｌｏｇ）的功能仿真模型，可以在标准ＥＤＡ仿真工具中进行设计和调试。
基于FPGA的移位寄存器流水线结构FFT处理器设计与实现
基于FPGA的移位寄存器流水线结构FFT 处理器设计与实现作者：郝小龙,韦高,刘娜来源：《现代电子技术》2010年第09期摘要:设计实现了基于FPGA的256点定点FFT处理器。
处理器以基-2算法为基础,通过采用高效的两路输入移位寄存器流水线结构,有效提高了碟形运算单元的运算效率,减少了寄存器资源的使用,提高了最大工作频率,增大了数据吞吐量,并且使得处理器具有良好的可扩展性。
详细描述了具体设计的算法结构和各个模块的实现。
设计采用Verilog HDL作为硬件描述语言,采用Quartus Ⅱ设计仿真工具进行设计、综合和仿真,仿真结果表明,处理器工作频率为72 MHz,是一种高效的FFT处理器IP核。
关键词:FFT处理器; 流水线结构; FPGA; Quartus Ⅱ; Verilog HDL中图分类号:TP391 文献标识码:A文章编号:1004-373X(2010)09-0172-05Design and Implementation on FFT Processor of FPGA-basedShift Register Pipelined ArchitectureHAO Xiao-long, WEI Gao, LIU Na(School of Electronic and Information,Northwestern Polytechnical University, Xi’an 710129, China)Abstract:A 256 point FPGA-based fixed-point FFT processor is designed. The processor is based on radix-2 DIF algorithm. The operating efficiency of butterfly arithmetic union is enhanced, the useenhanced by adopting an efficient shift register pipelined architecture. The designed FFT processor also has good scalability. The algorithm architecture and the realization of each module are described in detail. The design uses Verilog HDL as the hardware description language, and uses Quartus Ⅱ for the design, synthesis and simulation. The simulation results show that the processor is a high efficientKey words:FFT processor; pipelined architecture; FPGA; Quartus Ⅱ; Verilog HDL0 引言快速傅里叶变换(FFT)在雷达、通信和电子对抗等领域有广泛应用。
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基于FPGA的FFT实现
随着多年的研究，FFT算法已经趋于成熟，有组合数FFT算法和以维诺格兰为代表的一类傅立叶变换算法，实现的算法原理也是基于这些算法。
现成可编程门阵列(FPGA)是八十年代中期出现的新型高密度可编程逻辑器件，它是在PAL、GAL、EPLD等可编程器件的基础上进一步发展的产物。
随着超大规模集成电路工艺的不断提高，单一芯片内部可容纳上百万个晶体管，FPGA/CPLD芯片的规模也越来越大，其单片逻辑门数目已达到上百万门，它所能实现的功能也越来越强。
用FPGA实现FFT处理器具有硬件系统简单、功耗低的优点，同时具有开放时间短、成本较低的优势。
其中大部分的研究是针对FPGA的结构特点，充分使用了其RAM和灵活的逻辑资源实现并行处理和阵列处理来提高运算速度从而减少计算时间；也有部分提高运算精度和速度，提出自定义浮点格式FFT处理器的FPGA硬件实现方案；最近也有对FFT算法中部分计算的研究改进，使之更加适合FPGA结构，提高运算速度。
具体计划如下：
1）9月30日前完成课程论文计划书。
2）9月15日~10月1日，在这段时间里通过借阅相关书籍以及网上的相关资料，了解FFT的FPGA实现的原理。
3）10月7日~10月27日，这这期间，通过前段时间对原理的学习，在掌握基本的方法的情况下，参考书籍中提供的资料，学会用硬件描述语言VHDL进行编程设计，并基于FFT对FPGA进行实现。
4）10月28日~11月9日，进行MATLAB程序的编写及仿真。
5）11月10日~16日，通过学习以及参考书籍中的相关资料，撰写论文。
6）11月18日前提交论文。
摘要
提出一种利用并行算法来实现FFT（快速傅里叶变换）及其逆变换IFFF（快速傅里叶逆变换）的设计方法。
该处理器可由用户动态配置成64、256、1024点复数FFT或其逆变换IFFT。
关键词：FPGA，FFT，IFFT
1 引言
高速实时数字信号处理对系统性能要求很高，因此，几乎所有的通用DSP都难以实现这一要求。
可编程逻辑器件允许设计人员利用并行处理技术实现高速信号处理算法，并且只需单个器件就能实现期望的性能。
在数据通信这样的应用中，常常需要进行高速、大规模的FFT及其逆变换IFFT运算。
当通用的DSP 无法达到速度要求时，唯一的选择是增加处理器的数目，或采用定制门阵列产品。
现在，随着微电子技术的发展，采用现场可编程门阵列（FPGA）进行数字信号处理发展迅速。
采用现场可编程器件不仅加速了产品上市时间，还可满足现在和下一代便携式设计所需要的成本、性能、尺寸等方面的要求，并提供系统级支持。
本文研究了基于FPGA的FFT及其逆变换IFFT处理器的硬件电路实现方法。
在系统时钟频率为100MHz时，1024点复位FFT的计算时间只需要10μs左右。
2 基4 FFT/IFFT算法
序列x(n),n=0,...,N-1的离散傅里叶变换为：
这说明IFFT可以由FFT求出。
因此，FFT和IFFT处理器可以用统一的硬件结构来实现。
对于FFT，设序列x(n)的长度为N=4p(p为整数)，则基4频率抽取蝶菜运算单元方程为：
3 FFT/IFFT的硬件实现
我们采用Xilinx公司的Virtex-II系列FPGA来实现FFT/IFFT处理器。
3.1 蝶形运算单元结构
(N)级运算，其中，在每一级中基4频率抽取FFT计算一共包括了log
4
包含了N/4个基4蝶形运算，蝶形运算器如图1所示。
Virtex-II系列FPGA有内嵌18bit×18bit补码乘法器以及大容量用户可配置RAM，非常适合做大规模算术运算。
图1所示的蝶形运算器可以在一个时钟周期内完成一次基4蝶形运算。
其中，操作数A、B、C、D存放在RAM中，三个18位放置因子W1、W2、W3存放在ROM中。
由于运算结果可能会超过原数据，所以要进行量化移位[1][2]。
3.2 并行运算结构
通用DSP的蝶算单元通常是从内存中顺序读入四个操作数A、B、C、D，因而计算速度受到了很大限制。
而使用FPGA可充分利用并行计算技术在一个时钟周期内并行读取四个操作数，以便完成一次基4蝶形运算。
我们采用四对RAM
×2（分别存放实部和虚部）来存储蝶算中的操作数A、B、C、D。
如图2所示，处理器在每个时钟周期从RAM中读出数据A、B、C、D送入蝶形运算器（图1）。
运算结果AO、BO、CO、DO在下一个时钟周期写回原地址。
图2中的四对RAM×2的地址A0，A1，A2，A3分别对应公式（3）中的n,n+4p-s-1,n+2×4p-s-1,n+3×4p-s-1。
A0，A1，A2，A3可以按下述方法产生：设a,b为两个递减计数器，它们组成一个大的计数器Counter=a×4p-1+b。
如图3所示。
ROTATE n(x,m)表示把x(n位二进制)循环左移m位。
则图2中四个操作数地址为：
式（4）中每个地址对应一个RAM×2的入口地址。
设操作数地址A的四进制
表达式为A=（K
p -1...K
1
K
）
4。
定义M
k
为A的所有四进制位数和除以4的余数
式（5）中，mod为求余运算。
可以证明地址A0，A1，A2，A3的M
k
值互不相同，取值范围是0，1，2，
3。
因此我们采取如图2所示的并行存储结构：所有M
k
=0的操作数都存放在RAMA
中，M
k =1的操作数都存放在RAM B中，M
k
=2的操作数都存放在RAM C中，M
k
=3
的操作数都存放在RAM D中。
通过以上地址映射，我们可以在一个时钟周期并行读取四个操作数地址，完成蝶形运算。
3.3 放置因子的生成
为了加快FFT/IFFT运算速度，我们采用查表的方式来得到放置因子W1，W2，W3（图1），我们采用3对ROM×2（实部和虚部）来存放复数W1，W2，W3，三个ROM的入口地址都为c。
可以证明，把图3中的计数器b的低2(p-a-1)位都置为0所得到的值即为c的值。
即：
3.4 FFT/IFFT芯片整体结构
FFT/IFFT芯片整体结构如图4所示。
在式（2）中讨论过，我们可以用FFT
来计算IFFT，只需要先求出输入序列的共轭X*(k)，然后进行正常的蝶形运算，在输出时再进行一次求共轭运算。
所谓复位的共轭是对它的虚部取反，实部不变。
因此，我们可以把处理器动态地配置成FFT或其逆变换IFFT。
为了充分利用I/O 带宽、连续地进行FFT/IFFT。
为了充分利用I/O带宽、连续地进行FFT/IFFT。
我们采用了乒乓缓冲存储结构，如图4所示。
由于FFT/IFFT计算采用的是同址计算，每次蝶形运算结果要写回原地址中，所以，RAM X和RAM Y有输入和工作两种模式。
这里，我们把RAM X和RAM Y配置成乒乓结构，当RAM X处于工作模式时，RAM Y处于输入状态。
当一次64/256/1024点FFT/IFFT完成后，RAM X 和RAM Y将自动切换到另一个状态。
这样，输入序列就可以连续地输入到
FFT/IFFT处理器中进行变换，以达到实时处理的要求。
输出结果存放在RAM Z 中，可以由用户读出。
4 测试结果
这个电路采用Verilog HDL完成设计，采用Virtex-II XC2V250实现。
使用Vilinx ISE4.2i完成整套流程，图5是部分仿真波形（modelsim+sdf）。
在系统时钟为100MHz时，完成一次1024点复数FFT/IFFT需要12.8μs。
相比之下，TI公司的TMS320C67（主频167MHz）需要120μs，AD公司的ADSP21160（主频100MHz）需要90μs。
可见，基于FPGA的FFT/IFFT处理器由于其硬件上的并行性，速度远远快于一般的通用DSP。
5 结束语
FPGA具有成千上万的查找表和触发器，因此，FPGA平台可以利用更低的成本达到此通用DSP更快的速度。
采用FPGA技术，还可以获得高性能，满足成本要求，并享有快速有效地对新设计进行优化的灵活性。
针对这一特性，本文研制了一种基于并行算法的FFT/IFFT处理器，可以广泛应用在高速信号处理系统中。
参考文献
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4 Per Holmberg.采用FPGA创建高性能DSP应用.电子产品世界,2001(7)。