Verilog编码规范

Verilog编码规范（仅供内部使用）拟制: xxx 日期：xxx审核: 审核者日期：yyyy-mm-dd 批准: 批准者日期：yyyy-mm-dd版权所有侵权必究修订记录目录1命名规范 (6)2代码编写规范 (8)2.1 版面 (8)2.2 编写代码规范 (8)3电路设计规则 (16)3.1 时钟 (16)3.2 复位 (17)3.3 避免LATCH (18)3.4 避免组合反馈 (18)3.5 赋值语句 (18)3.6 case语句和if-then-else语句 (18)3.7 状态机 (19)3.8 异步逻辑 (20)4模块划分 (21)5提高可移植性的编码风格 (21)5.1 采用参数化设计 (21)5.2 采用独立于工具平台和工艺库的设计 (22)5.3 尽量使用已经得到验证的IP (22)6其他一些设计建议 (22)7附件 (24)8参考文档： (28)基本原则：简单，一致，可重用。

●简单指尽量使用简单的语句，尽量使用简单的设计，尽量使用简单的时钟，尽量使用简单的复位。

●一致指尽量保持代码风格一致，尽量保持命名一致。

●可重用指有成熟的IP尽量使用IP，设计的代码要尽量可重用。

1命名规范给信号命名就像给孩子取名字一样，有区别，有根源，有深度，还有一点，要简单，别冗长。

有区别指取名字不要一样，假如大家只有一个手机号码，那这个号码还能有什么用处？有根源指取名字要能象姓氏一样，让人一看就直到是张家的后代而不是李家的。

有深度就是取名字要有涵义，张一,张二,张三虽然也是名字，但是请考虑一下被取名字人的感受。

简单点，几十个字母长的名字，打字的和看字的都累。

♦大小写规则：只有parameter，`define和module名称才能享受大写。

♦Module 名应与文件名保持一致（文件名是小写），假如不想在设计后面遇到麻烦的话。

♦不要尝试使用任何保留字，因为他们已经被保留了。

♦不要重复使用同样的名字去命名不同的数据。

♦（建议）对module名加”_LVx”的后缀，增强module名称的结构层次含义如：设计顶层为TOP LEVEL，即LEVEL1，命名为QTRxxxx_LV1；时钟模块，IO_PAD，CORE，为LEVEL2，命名为CLK_PROC_LV2等等；CORE内子模块为LEVEL3，然后以此类推。

♦对于来自同一驱动源的所有时钟信号使用相同的名字。

♦对于低电平有效的信号，应该以_n结尾。

♦模块间相连端口名称要一致。

♦（建议）使用下表所列的命名缩写方式。

•（建议）使用下列后缀命名方式•信号命名的两个词之间用下划线间隔，如ram_addr，cnt_ctrl等等•信号命名尽量不要使用孤立的、小写的英文字母L2代码编写规范2.1版面♦语句独立成行，增加可读性和可维护性。

♦行的长度保持每行小于或等于72个字符。

因为有的终端或打印机每行不能超过80个字符。

规定72个字符是为了留出边空，提高可读性。

还有一个原因是为象vi这样的编辑器留有显示行号的地方。

用回车来分割超过72个字符的行，并且在下一行用缩进来表示该行是前一行的继续。

♦缩进。

用缩进来提高续行和嵌套循环的可读性。

缩进采用4个空格。

避免使用TAB键。

不同的编辑器或用户环境使得TAB的位置差别很大，造成缩进的混乱。

有一些工具可以将TAB替换成空格。

♦（建议）使用注释使用注释来解释端口、信号、信号组、always块、函数等。

注释应该放在它所描述的代码的附近。

注释应该简明扼要，并足够说明问题。

避免注释杂乱。

显而易见的功能不用加注释。

注释关键是说明设计意图。

2.2编写代码规范♦在源文件中要有文件头在源文件、script文件的开始应包含一个文件头。

文件头至少应包含下列信息：文件名、作者、模块的功能描述和关键特征的列表、文件产生的日期、更改记录（日期、更改者、更改的内容）。

（参见代码模板sample.v）♦模块名称用大写，例如：module MEM_CTRL。

♦端口声明时每行声明一个端口，并有注释（最好在同一行），也可对同一类型的一组端口加注释。

对于时钟，复位以及其他控制信号，需要注释有效工作沿或者有效工作值建议用下述顺序声明端口。

//INPUTsclocks , // posedge activeresets , // active highenables , // active highother control signals ,Data and address lines ,//OUTPUTsclocks ,resets ,enables ,other control signals ,data♦在输入和输出两类端口之间留一个空行来提高可读性。

如上例所示。

♦端口列表之后，使用parameter定义内部信号宽度以及其他参数化设置。

♦IO信号申明和内部信号申明要单独成行，参考sample.v文件♦使用简单的语句，一般使用if … else…和case就能满足大部分需求，不要使用复杂的语句♦常量（1）一位的控制信号采用二进制表达方式，如1'b0；（2）常数位宽不可缺省；如：Bad：if ((rst_n == 0) && (cnt_addr == 15))Good：if ((rst_n == 1'b0) && (cnt_addr == 5'd15))•变量（1）Net and Register（a）一位位宽的wire信号的声明不可缺省（b）一个reg变量只可以在一个always语句中赋值（c）（建议）任一register的赋值加上单位延迟，对异步复位同样加上单位延迟；（d）向量有效位顺序的定义采用倒序格式，如：Data[4:0]（2）Memory代码中不建议使用Memory(存储器阵列)，Memory只用于Testbench中，访问存储器阵列中某一向量的某一位或几位，需要通过中间变量进行。

例：reg[15:0] mem[0:255];temp = mem[33]; //temp gets data at addr 333_bit_reg = temp[8:6]; //get three bits of addr 33•运算符及表达式（1）表达式（a）用括号来表示执行的优先级，尽管操作符本身有优先顺序，但用括号表示优先级对读者更清晰，更有意义如：Bad: A + B ? C : D;Good: (A + B) ? C : D;（b）适当使用括号适当使用括号可以控制生成的电路结构，如Z = A + B + C + D，综合结果可能为三级加法器，而变换为Z = (A + B) + (C + D)，综合结果则可能为两级加法器；（c）注意资源共享需要资源共享的部分一定要放在同一个模块的同一个always语句中，不同模块不同always语句之间的代码不能实现资源共享。

如：always @(...)if (...) d0 = A + B;else d0 = C + D;中，DC可能只会生成一个加法器。

条件算子中不存在资源共享如：z = (cond＝＝1’b1)? (a+b) : (c+d);必须使用两个加法器；而等效的条件if-else语句可以资源共享，如：if (cond==1’b1)z = (a+b);elsez = (c+d);只要加法器的输入端复用，就可以实现加法器的共享，使用一个加法器实现。

（d）尽量采用公共子表达式如：x=a+b+cy=d+a+b改为：z=a+bx=z+cy=d+z（2）算符（a）条件运算符r1 = gate? r2 : r3;避免使用条件嵌套:r1 = (aa = 0)? ((bb == 0)? r2 : r3) : r4; orr1 = {aa,bb} == 0? r2:{aa,bb} == 0? r3:{aa,bb} == 0? R4:r4;（b）逻辑操作符在if()，while()，()?A:B 之类的表达式中，括号中的表达式应该是一个逻辑表达式，相应的操作符应该用逻辑操作符。

如：wire x,A,B;(x) ? A:B 与 (x == 1'b1) ? A:BIf(A&B) 与 if((A&&B)==1’b1)While(A=B) 与 while(A==B)操作结果相同，但显然前者不规范。

（c）乘法运算符“*”对于一个变量data与常数constant相乘data * constant，如果常数不是2的整数次幂，建议先将其分解，如constant= 53 = 32 + 16 + 4 + 1 = 2^5+ 2^4 + 2^2 + 2^0，这样乘积就可以表示为变量data移位结果的相加。

对于乘法运算符“*”，综合后通常得到的是乘法器，时延较大。

•赋值语句（1）不要在信号列表中进行运算操作如：Bad: addr(a,b,d&e);Good: addr(a,b,c); c=d&e;（2）BLOCK赋值和NON-BLOCK赋值的使用（a）组合逻辑采用BLOCK赋值（=）如：always @(dat)i_dat = dat;（b）非组合逻辑（主要是寄存器）采用NON-BLOCK赋值并加delay以保证前仿真和后仿真的一致如：always @(posedeg clk)q <= #`DEL d;（3）在同一块语句中不允许同时出现阻塞赋值和非阻塞赋值•条件语句（1）IF语句（a）向量比较时，比较的向量长度要相等，同样向量和常量比较时长度也要求匹配，长度不同时要求进行显式位扩展（verilog对位数小的向量做0扩展以使它们的长度相匹配，该扩展是隐式的）如：reg [7:0] abc;reg [3:0] def;.......if (abc == {4'b0,def}) begin.......if (abc == 8'h0) begin（b）不要采用if表达式的简写形式例如：if (variable) 等同于 if (variable != 0)if (!variable) 等同于 if (variable == 0)但后者才合乎规范（c）每个if都应该有一个else与之相对应，如果条件为假时不进行任何操作，则用一条空语句else；避免产生latch（d）if...else if...else if...else的代码书写格式如下，要注意优先级if (...)begin......endelsebeginif (...)......else (...)if (...)else (...)end（d）如果变量在if-else语句中非完全赋值，则应给变量一个缺省值如：if (a == b)beginv1 = 2'b01;v2 = 2'b10; //v3 is not assignedendelse if (a == c)beginv2 = 2'b10;v3 = 2'b11; //v1 is not assignedendelse //default赋值beginv1 = 2'b00;v2 = 2'b00;v3 = 2'b00;end（2）CASE语句（a）所有的case语句都应该有一个default语句，避免产生Latch （b）（建议）不要使用casex、casez语句，综合工具不支持•循环语句（1）forever语句（2）repeat语句（3）while语句（4）for语句在可以用其它语句描述电路时，建议不要采用循环语句来描述。