90纳米CMOS工艺的毫米波CPW模型
半导体制程及摩尔定律
神秘的处理器制程工艺摩尔定律指导集成电路(IC，Integrated Circuit)工业飞速发展到今天已经40多年了。
在进入21世纪的第8个年头，各类45nm芯片开始批量问世，标志着集成电路工业终于迈入了低于50nm的纳米级阶段。
而为了使45nm工艺按时“顺产”，保证摩尔定律继续发挥作用，半导体工程师们做了无数艰辛的研究和改进—这也催生了很多全新的工艺特点，像大家耳熟能详的High-K、沉浸式光刻等等。
按照业界的看法，45nm工艺的特点及其工艺完全不同于以往的90nm、65nm，反而很多应用在45nm制程工艺上的新技术，在今后可能贯穿到32nm甚至22nm阶段。
今天就让我们通过一个个案例，来探索一下将伴随我们未来5年的技术吧。
你能准确说出45nm是什么宽度吗？得益于厂商与媒体的积极宣传，就算非科班出身，不是电脑爱好者的大叔们也能知道45nm比65nm更加先进。
但如果要细问45nm是什么的长度，估计很多人都难以给出一个准确的答案。
而要理解这个问题，就要从超大规模集成电路中最基本的单元—MOS(Metal Oxide Semiconductor金属氧化物半导体)晶体管说起。
我们用半导体制作MOS管就是利用其特殊的导电能力来传递0或者1的数字信号。
在栅极不通电的情况下，源区的信号很难穿过不导电的衬底到达漏区，即表示电路关闭(数字信号0)；如果在栅极和衬底间加上电压，那么衬底中的电荷就会在异性相吸的作用下在绝缘氧化层下大量聚集，形成一条细窄的导电区，使得源区和漏区导通，那么电流就可以顺利从源区传递到漏区了(信号1)。
这便是MOS最基本的工作原理。
在一块高纯硅晶圆上(在工艺中称为“P型半导体衬底”)通过离子扩散的方法制作出两个N型半导体的阱——通俗地讲P型是指带正电的粒子较多，N型则是带负电的粒子比较多。
再通过沉积、光刻、氧化、抛光等工艺制造成如图中所示的MOS管，两个阱的上方分别对应源区(source)和漏区(drain)，中间的栅区(gate)和下方的衬底中间用一层氧化绝缘层隔开。
毫米波技术的国内外发展现状与趋势(已看)(DOC)
毫米波技术的国内外发展现状与趋势【主要整理与翻译自“mm-Wave Silicon Technology, 60GHz and Beyond, Ali M. Niknejad, Hossein Hashemi, Springer 2008”，以及部分网络资料，如有侵权请勿怪！】随着千兆比特流（Gb/s）点对点链接通信、大容量的无线局域网（WLAN）、短距离高速无线个人局域网（WPAN）和车载雷达等高速率宽频带通信应用的市场需求不断扩大，设计实现具有高集成度、高性能、低功耗和低成本的毫米波单片集成电路（MMIC）迫在眉睫。
毫米波可以广泛应用于军事雷达系统、射电天文学和太空以及短距离无线高速传输等领域。
采用GaAs 或InP基的毫米波频段的MMIC已经应用于军事上的雷达和卫星通信中。
由于GaAs和InP材料具有较高的电子迁移率和电阻率，因此电路可以获得较好的RF性能，但成本较高。
由于受到成本和产量的限制，毫米波产品还没有真正实现商业化。
作为成熟的工艺，Si基CMOS具有低成本、低功耗以及能与基带IC 模块的工艺相兼容等优点，但是与GaAs相比，其在高频性能和噪声性能方面并不具备优势。
然而，随着深亚微米和纳米工艺的日趋成熟，设计实现毫米波CMOS集成电路已经成为可能。
近年来，美、日、韩等国相继开放了无需授权使用的毫米波频段（北美和韩国57-64GHz，欧洲和日本59-66GHz），从而进一步刺激了对毫米波CMOS技术的研究。
可以预期，在今后几年里，毫米波CMOS 技术将会突飞猛进，成为设计毫米波MMIC的另一种有效的选择。
硅基毫米波的研究起始于2000年左右，同年Berkeley的无线研究中心专门设立了60GHz项目，但是当时很少有人认为硅技术能够应用于60GHz频段。
而时至今日，毫米波的研究已经从一项模糊的课题演变至今日的研究热点，引起了工业界与风险投资商的浓厚兴趣。
目前，该项研究已经拓展到了商业领域，NEC、三星、松下和LG等消费类电子厂商共同成立了WirelessHD联盟来推动60GHz技术在无压缩高清视频传输中的应用，并于2007年制定了相关协议白皮书。
SOICMOS工艺及产品介绍
SOICMOS工艺及产品介绍SOICMOS工艺是指表面贴装封装技术中的一种封装方式，特点是具有小体积、低功耗和较高性能的特点。
SOICMOS工艺是半导体工艺中的一种重要技术，常用于集成电路和微处理器的制造中。
下面将详细介绍SOICMOS工艺的特点及其应用领域。
首先，SOICMOS工艺具有小体积的特点。
SOIC是小外形封装技术的缩写，它采用了非常小巧的封装形式，通常为1.27mm的脚距，可以容纳更多的引脚在相同的尺寸范围内。
这使得SOICMOS产品尺寸更小，适用于空间受限的应用场景，如便携式电子设备和智能穿戴设备。
其次，SOICMOS工艺具有低功耗的特点。
由于SOICMOS工艺采用了先进的制造技术和材料，导致电子器件的功耗较低。
这使得SOICMOS产品在电池供电的便携式电子设备和无线通信设备中具有较长的电池续航时间。
同时，低功耗的特点也使得SOICMOS产品在低功耗应用领域，如传感器和物联网设备中得到广泛应用。
最后，SOICMOS工艺具有较高的性能。
SOICMOS工艺采用了先进的半导体制造工艺，可以制造出高性能的集成电路和微处理器。
这些器件具有高的工作频率、高的计算能力和优秀的信号处理能力，能够满足现代电子设备对性能的要求，如智能手机和电脑等高性能设备。
除了以上的特点之外，SOICMOS工艺还有一些其他的优点。
首先，SOICMOS工艺具有良好的可靠性，具有较低的温度漂移和电压漂移，能够在不同工作环境下保持稳定的性能。
其次，SOICMOS工艺制造的器件成本相对较低，能够满足大规模生产的需求。
SOICMOS工艺的应用领域非常广泛。
首先，它被广泛应用于消费电子产品中，如智能手机、平板电脑和电视等。
其次，SOICMOS工艺还被用于工业自动化设备和仪器仪表中，如工业控制器、机器人和测试设备等。
此外，SOICMOS工艺还被应用于医疗设备、汽车电子和航空航天等领域。
总结起来，SOICMOS工艺是一种具有小体积、低功耗和较高性能的封装技术。
中科院微电子所介绍
招生简介中国科学院微电子研究所是一所专业从事微电子领域研究与开发的国立研究机构，是中国科学院微电子技术总体和中国科学院EDA中心的依托单位。
微电子所本着“惟精惟一、求是求新”的办所精神，面向国家战略需求，积极承担重点科技攻关与产品开发任务，一方面拓展前沿技术与基础研究领域，发展交叉学科方向；同时通过全方位合作积极推进成果的应用开发和产业化，推动产业发展。
微电子所致力于打造现代化的高技术研究机构，成为我国IC技术和产业领域一个技术创新基地和高素质高层次人才培养基地，为促进国家微电子技术进步和自主创新，实现产业的可持续发展做出贡献。
微电子研究所是国务院学位委员会批准的博士、硕士学位授予单位，2004年批准建立博士后流动站。
现有职工622人，其中中国科学院院士2人，高级研究人员91人，上岗研究生导师74名（其中博士生导师34名），在读研究生近300多人。
主要研究方向：1.硅器件及集成技术；⒉微细加工与新型纳米器件集成；3.微波电路与化合物半导体器件；4.集成电路设计与系统应用（包括专用集成电路与系统、通信与多媒体片上系统芯片、集成电路设计与应用开发、电子封装）。
本专业一级学科为电子科学与技术。
作为一门交叉与综合性学科，跨专业学习具有极大的发展前景与潜力，因此微电子所欢迎并鼓励微电子专业及通讯与通信工程类、计算机类、自动化类、软件类、光电技术、物理与应用物理学、材料学等相关专业的同学报考。
除招收普研（学术型）外，我所还计划在电子与通信工程（代码：430109）和集成电路工程（代码：430110）两个领域招收全日制专业学位研究生。
我所2011年度研究生招生仍为国家计划内公费。
专业代码： 080903专业名称：微电子学与固体电子学学科专业研究方向与导师w 硅器件及集成技术该方向为一室、九室、十室研究方向，主要从事CMOS及SOI CMOS器件与集成电路、功率器件与集成电路、高可靠性器件与集成电路、微系统及集成技术研究等的研究、设计、制造及测试。
技术剖析：详解毫米波技术及芯片
技术剖析：详解毫米波技术及芯片由于毫米波器件的成本较高，之前主要应用于军事。
然而随着高速宽带无线通信、汽车辅助驾驶、安检、医学检测等应用领域的快速发展，近年来毫米波在民用领域也得到了广泛的研究和应用。
目前，6 GHz 以下的黄金通信频段，已经很难得到较宽的连续频谱，严重制约了通信产业的发展。
相比之下，毫米波频段却仍有大量潜在的未被充分利用的频谱资源。
因此，毫米波成为第5 代移动通信的研究热点。
2015 年在WRC2015 大会上确定了第5 代移动通信研究备选频段：24.25-27.5 GHz、37-40.5GHz、42.5-43.5 GHz、45.5-47 GHz、47.2-50.2 GHz、50.4-52.6 GHz、66-76 GHz 和81-86 GHz，其中31.8-33.4 GHz、40.5-42.5 GHz 和47-47.2 GHz 在满足特定使用条件下允许作为增选频段。
各种毫米波的器件、芯片以及应用都在如火如荼的开发着。
相对于微波频段，毫米波有其自身的特点。
首先，毫米波具有更短的工作波长，可以有效减小器件及系统的尺寸; 其次，毫米波有着丰富的频谱资源，可以胜任未来超高速通信的需求。
此外，由于波长短，毫米波用在雷达、成像等方面有着更高的分辨率。
到目前为止，人们对毫米波已开展了大量的研究，各种毫米波系统已得到广泛的应用。
随着第5 代移动通信、汽车自动驾驶、安检等民用技术的快速发展，毫米波将被广泛应用于人们日常生活的方方面面。
毫米波毫米波技术方面，结合目前一些热门的毫米波频段的系统应用，如毫米波通信、毫米波成像以及毫米波雷达等，对毫米波芯片发展做了重点介绍。
1、毫米波芯片传统的毫米波单片集成电路主要采用化合物半导体工艺，如砷化镓（GaAs）、磷化铟（InP）等，其在毫米波频段具有良好的性能，是该频段的主流集成电路工艺。
另一方面，近十几年来硅基（CMOS、SiGe等）毫米波亚毫米波集成电路也取得了巨大进展。
HKMG来龙去脉
HKMG来龙去脉1.为什么要High-K。
随着CMOS电路线宽的不断缩小，晶体管的一个关键指标：栅氧厚度也要不断缩小。
以intel为例90nm时代实际应用的栅氧厚度最低达到了1.2nm，45nm时代更是需要低至1nm以下的栅氧厚度。
不过栅氧厚度是不能无限缩小的，因为薄到2nm以下的SiO2层不再是理想的绝缘体，会出现明显的隧穿泄漏，而且将随厚度减小指数级上升，1nm以下泄漏就会大到无法接受的程度。
所以intel在45nm启用high-k。
其他企业则将在32nm或28nm 阶段启用high-k技术。
high-k工艺就是使用高介电常数的物质替代SiO2作为栅介电层。
intel采用的HfO2介电常数为25，相比SiO2的4高了6倍左右，所以同样电压同样电场强度，介电层厚度可以大6倍，这样就大大减小了栅泄漏。
2.为什么HKMG会联系在一起HK就是high-K栅介电层技术，而MG指的是metal gate--金属栅极技术，两者本来没有必然的联系。
不过使用high-k的晶体管栅电场可以更强，如果继续使用多晶硅栅极，栅极耗尽问题会更麻烦。
另外栅介电层已经用了新材料，栅极同步改用新材料的难度也略小一些。
所以两者联合是顺理成章的事情。
3.gate first与gate last现在CMOS集成电路制造用的是叫“硅栅自对准”工艺。
就是先形成栅介电层与栅电极，然后进行源漏极的离子掺杂。
因为栅极结构阻挡了离子向沟道区的扩散，所以掺杂等于自动与硅栅对齐的。
这样的步骤还有后面的激活步骤，退火步骤都是高温步骤。
这些工序都是必需的。
金属栅极经过这样的步骤可能发生剧烈反应与变化，为解决这问题，就是在离子参杂等步骤中还是按硅栅来，高温步骤结束后再刻蚀掉多晶硅栅极，再用合适的金属填充。
这就是gate-last的意思。
这就多了几步重要步骤，特别是金属填充，这么小的尺度的孔隙进行填充效率很低，提高速度的话质量就很难控制。
而且线宽越小越麻烦。
讲解毫米波技术 芯片
讲解毫米波技术芯片毫米波通信、毫米波雷达等与毫米波相关的概念正快速出现在我们的日常生活中，但对于毫米波技术，并非所有人均有所了解。
为极大化普及毫米波相关概念，本文中将对毫米波技术以及毫米波芯片加以讲解，以增进大家对毫米波的认知深度，以下为正文部分。
由于毫米波器件的成本较高，之前主要应用于军事。
然而随着高速宽带无线通信、汽车辅助驾驶、安检、医学检测等应用领域的快速发展，近年来毫米波在民用领域也得到了广泛的研究和应用。
目前，6 GHz 以下的黄金通信频段，已经很难得到较宽的连续频谱，严重制约了通信产业的发展。
相比之下，毫米波频段却仍有大量潜在的未被充分利用的频谱资源。
因此，毫米波成为第5 代移动通信的研究热点。
2015 年在WRC2015大会上确定了第5 代移动通信研究备选频段：24.25-27.5 GHz、37-40.5GHz、42.5-43.5 GHz、45.5-47 GHz、47.2-50.2 GHz、50.4-52.6 GHz、66-76 GHz 和81-86 GHz，其中31.8-33.4 GHz、40.5-42.5 GHz 和47-47.2 GHz 在满足特定使用条件下允许作为增选频段。
各种毫米波的器件、芯片以及应用都在如火如荼的开发着。
相对于微波频段，毫米波有其自身的特点。
首先，毫米波具有更短的工作波长，可以有效减小器件及系统的尺寸; 其次，毫米波有着丰富的频谱资源，可以胜任未来超高速通信的需求。
此外，由于波长短，毫米波用在雷达、成像等方面有着更高的分辨率。
到目前为止，人们对毫米波已开展了大量的研究，各种毫米波系统已得到广泛的应用。
随着第5 代移动通信、汽车自动驾驶、安检等民用技术的快速发展，毫米波将被广泛应用于人们日常生活的方方面面。
毫米波技术方面，结合目前一些热门的毫米波频段的系统应用，如毫米波通信、毫米波成像以及毫米波雷达等，对毫米波芯片发展做了重点介绍。
1、毫米波芯片传统的毫米波单片集成电路主要采用化合物半导体工艺，如砷化镓(GaAs)、磷化铟(InP)等，其在毫米波频段具有良好的性能，是该频段的主流集成电路工艺。
A 6-μW Chip-Area-Efficient Output-Capacitorless LDO in 90-nm CMOS Technology
With forecasting that more SoC will be implemented by ultra-small-scale technologies in the next decade, the impacts, either positive or negative, of the nano-scale technology on the OCL-LDO design cannot be overlooked anymore. Unfortunately, most of the foregoing OCL-LDO designs are not implemented in nano-scale technologies, except one fully-integrated 50-mA LDO design implemented in 90-nm CMOS technology reported in 2005 [3]. This design consumes a quiescent current of 6 mA and is stabilized by a 0.6-nF on-chip capacitor. The load regulation under voltage positioning is 90 mV/50 mA. The performance of this LDO design reveals that the design challenges of OCL-LDO in nano-scale technology are (1) enhancement of loop gain for better load regulation, (2) optimization of quiescent current for power saving, and (3) minimization of on-chip capacitance for chip-area reduction. The recently reported OCL-LDO structures are based on a LDO reported in [3], [7], [10] and [11], as shown in Fig. 1. The core is a flipped voltage follower (FVF) [12]. The stability of this LDO structure has been proven stable under the absence of an off-chip capacitor. However, the large-signal response under the lowcondition limits the transient response, and thus dynamic biasing was proposed in [7] and [11]. When the LDO is implemented in nano-scale technology, both the small-signal and large-signal responses are expected to be significantly improved due to the much smaller parasitic capacitance associated with nano-devices. However, the FVF-based LDO structure itself does not have a high loop gain due to its simple folded circuit structure, even though it is implemented in a submicron CMOS technology. As a result, the reported load regulation is not outstanding. It can be easily predicted that when
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90纳米CMOS工艺的毫米波CPW模型
作者：赵智超吴铁峰
来源：《中国管理信息化》2017年第15期
[摘要] 现阶段，微电子技术的飞速发展，对集成电路的设计提出了更加严格的要求。
在毫米波集成电路设计中，硅基共面波导（CPW）是一种关键性的基础元件，文章对CPW的机制以及等效电路模型的设计进行了简要分析，提出了基于90 nm CMOS工艺的毫米波CPW模型及参数提取算法，经对比分析，该模型在0～66 GHz内有效。
[关键词] COMS工艺；毫米波；CPW模型
doi ： 10 . 3969 / j . issn . 1673 - 0194 . 2017. 15. 087
[中图分类号] TP311 [文献标识码] A [文章编号] 1673 - 0194（2017）15- 0194- 02
0 前言
最近几年，通信行业的飞速发展，对于通信的速率和带宽提出了许多新的要求，毫米波段的单片微波集成电路因此应运而生，硅基纳米工艺的进步也使得毫米波CMOS集成电路在硅基上的设计成为了可能。
在毫米波传输中，CPW是基础性器件，对于单片微波集成电路的性能影响巨大，也因此受到了广泛的关注。
1 传输线模型
以常规RLGC模型为例进行分析，模型以准TEM模式假设为基础，将100 GHz以内判断为合理，而在这个范围内，利用RLGC模型能够非常准确的对共面波导的特征进行描述。
基于此，新建相应的CPW等效电路模型，如图1所示。
模型包括了n个级联模块，每一个模块的等效电路都包含有一个串联分支和一个并联分支，前者可以细分为R/L梯形网络和电感Lhf，能够对共面波导在高频下的趋肤效应进行表示，后者包括了用以描述接地线与信号线之间电容效应的Csg以及用以描述高频信号耦合到硅衬底损耗的C-R-C网络[1]。
2 参数提取
2.1 串联分支
CPW模型中，直流电阻Rdc包括了两侧地线导体电阻和信号线导体电阻两部分，计算公式为
Rdc= +
在公式中，l表示CPW的长度，σ表示金属电导率，ωs表示信号线导体宽度，ωg表示两侧地线导体宽度，t为金属导体厚度。
直流电感Ldc的计算公式为
Ldc=Ls+ -2Msg1+
其中，Ls和Lg1表示信号线与地线的自感，Msg1表示信号线与地线互感，Mg1g2表示两侧地线互感。
信号线和地线的自感与互感同样可以利用公式计算得到
L=2l（ln +0.500 49+ ）
M=2l[ln（ - + ]
公式中，ω为金属导体宽度，dGMD为相邻导体之间的几何平均距离，为了方便计算，取近似值，即导体中心距离。
结合对测试数据的分析和提取，可以得到RLGC模型中的R、L、G和C。
根据串联分支阻抗的计算公式Zmeasure=R+jwL，对相应的公式进行整理，在高频工况下，可以得到如下公式：
Rdc=
Rhf=R1
Ldc=L1+
Lhf=L1
结合上述公式，经整合计算，就可以得到R1、R2以及L1和L2的具体值。
2.2 并联分支
在并联分支中，无论是对于Csg还是对于C-R-C网络，都能够直接运用相应的提取方法进行参数的提取[2]，经处理后的结果为：
= ω2+
ω2= ω2+
其中，有CCRC=imag（Y-jωCsg）
3 模型验证
在模型构建完成后，需要模型的准确性以及参数提取算法的可靠性进行检验。
本文采用了TSMC 90 nm CMOS混合射频工艺来对进行CPW建模，选择安捷伦公司生产的网络分析仪（E8363，工作频率在0.1～67 GHz）进行测量作业，结合Mangan双线去嵌法做好去嵌处理。
在CPW模型中，两条信号线的长度分别为100 μm和400 μm，宽度为5 μm，信号线与接地线之间的间隙同样为5 μm。
结合第二部分提出的参数提取方法进行参数提取，得到的结果如表1所示。
将模型参数值与实际测量数据进行对比，可以得出结果是，受不稳定的高频测试环境的影响，当频率超过40GHz时，S11存在较大的扰动。
不过从整体上分析，在0～60 GHz的频率范围内，模型仿真结果与实际测量数据基本一致，也表明了本文提出的模型和参数提取算法具备良好的可行性和可靠性[3]。
4 结语
总而言之，在科学技术飞速发展的带动下，毫米波电路得到了越来越广泛的应用，对于无源器件的性能需求也越来越高。
传输线路是其中最为基本的无源器件，也是对其他无源器件进行研究的基础，应该得到足够的重视。
本文将CPW作为研究对象，构建了相应的电路模型并且对其有效性进行了验证，希望能够为相关研究工作提供一些参考。
主要参考文献
[1]吴国峰.孙玲玲，文进才，等.一种0.18 μm CMOS毫米波带通滤波器的设计[J].微电子学，2011，41（3）：367-371.
[2]洪阿灌，王翔，刘军.基于90 nm CMOS毫米波共面波导建模[J].杭州电子科技大学学报，2016，36（4）：1-4.
[3]傅飞.毫米波共面波导建模技术研究[D].杭州：杭州电子科技大学，2015.。