加法器的设计与实现-陈中乾

深圳职业技术学院Array Shenzhen Polytechnic
实训(验)报告单
Training Item
编制部门：电信学院编制人：温国忠学生名字：陈中乾编制日期：
实训4 加法器设计与实现
一、实训设备、工具与要求
1．实训设备、工具
PC电脑、FPGA开发系统、Quartus II应用软件。

2．实训要求
⑴每位学生独立完成项目的制作并撰写实训报告；
⑵项目制作完成后由制作者按“验收标准”测试功能与参数，指导教师验收并登记成绩；
⑶项目经指导教师验收后，由学生将全部实验设备整理后交指导教师验收并登记；
⑷实训结束后1周内交实训报告。

二、实训涉及的基本知识
1.列出半加器、全加器真值表
2.画出半加器、全加器逻辑图。

=1
&
a1 a2
c
b
三、实训综合电路（2位全加器电路）
四、实训步骤
2.采用数据流描述实现半加器；写出verilog 描述文件，画出仿真波形。

（设计文件）
module banjia(a1,a2,,b,c); input a1,a2; output b,c; wire b,c;
assign b=a1^a2,c=a1&a2; endmodule
3. 采用数据流描述实现一位全加器，画出仿真波形。

A B C S
C i
module quanjia(A,B,Ci_1,Ci,S); input A,B,Ci_1; output Ci,S;
wire Ci,S;
assign S=A^B^Ci_1,Ci=A&B|A&Ci_1|B&Ci_1;
endmodule
4.用一位全加器连接成二位全加器电路，画出连接图，用V erilog HDL结构化进行描述，画出仿真波形图。

module liangwei(a,b,ci,sum,count);
input [1:0]a;
input [1:0]b;
input ci;
output [1:0]sum;
output count;
wire mwire;
quanjia U1(
.A(a[0]),
.B(b[0]),
.Ci_1(ci),
.Ci(mwire),
.S(sum[0])
);
quanjia U2(
.A(a[1]),
.B(b[1]),
.Ci_1(mwire),
.Ci(count),
.S(sum[1])
); endmodule
五、验收标准
1)程序运行正常；
2)仿真功能和下载功能正常；
六、扩展实训
实现4位加法器电路
1）画出连接框图
2）4位加法器电路V erilog HDL设计module add4(a,b,ci,sum,count); input[3:0] a;
input[3:0] b;
input ci;
output[3:0] sum; output count;
wire c1,c2,c3;
wire[3:0] sum; quanjia U0(.A(a[0]),
.B(b[0]),
.Ci_1(ci),
.S(sum[0]),
.Ci(c1)); quanjia U1(.A(a[1]),
.B(b[1]),
.Ci_1(c1),
.S(sum[1]),
.Ci(c2)); quanjia U2(.A(a[2]),
.B(b[2]),
.Ci_1(c2),
S(sum[2]),
.Ci(c3)); quanjia U3(.A(a[3]),
.B(b[3]),
.Ci_1(c3),
.S(sum[3]),
.Ci(count)); endmodule
3）画出4位加法器电路的仿真波形。