指令级并行
三门定律解析
三门定律解析
三门定律是由美国数学家John von Neumann提出的概念，指的是计算机科学领域中的三个重要原则。
这些原则用于评估和优化计算机系统中的性能和效率。
1.指令级并行（Instruction-Level Parallelism）：这个原则指的是在执行指令时，同时利用多种处理器资源。
它包括了指令流水线、超标量和超流水线等技术。
指令级并行性可以加快计算机处理速度，通过同时执行多条指令来提高效率。
2.数据级并行（Data-Level Parallelism）：这个原则关注的是同时处理多个数据元素的能力。
它包括向量处理、多处理器系统等技术。
通过同时处理多个数据，可以提高计算机系统的效率。
3.任务级并行（Task-Level Parallelism）：这个原则指的是同时处理多个独立的任务或者进程。
它包括了多线程、分布式系统等技术。
任务级并行性可以提高系统的吞吐量，使得计算机能够同时处理多个任务。
三门定律强调了并行性在计算机系统中的重要性。
它们代表了不同层次上的并行化原则，通过同时处理多个指令、数据或任务来提高计算机系统的效率和性能。
然而，并行化也面临着一些挑战，比如资源竞争、数据一致性等问题需要被有效地解决。
指令级并行的概念
目 录
• 指令级并行简介 • 指令级并行技术 • 指令级并行应用场景 • 指令级并行面临的挑战与解决方案 • 指令级并行未来展望
01
指令级并行简介
定义与特点
定义
指令级并行是指计算机在执行程序时， 通过同时执行多个指令来提高处理速 度的一种并行处理技术。
特点
指令级并行主要依赖于处理器中的指 令流水线，通过并行执行多个指令， 实现处理速度的提升。
详细描述
超线程技术允许在一个物理处理器核心上同时运行多个线程，从而实现指令级的 并行处理。通过精细的调度和管理，超线程技术可以有效地利用处理器资源，提 高处理器的整体性能。
VLIW（Very Long Instruction Word）技术
总结词
VLIW技术是一种将多个操作码和操作数组合到一个长指令中，由处理器一次执行的方法。
VS
详细描述
EPIC技术强调在编译阶段对程序进行并 行化处理，通过分析程序中的指令关系和 数据依赖关系，自动地生成并行执行的代 码。EPIC技术的目标是最大化处理器的 并行执行能力，从而提高程序的执行效率 。
03
指令级并行应用场景
科学计算
科学计算是利用计算机进行大规模数值计算以解决科学研究 和工程领域中的复杂问题。指令级并行技术可以提高科学计 算的效率和精度，例如在气候模拟、流体动力学模拟、物理 模拟等领域的应用。
指令缓存失效问题
指令缓存失效问题
由于指令的执行结果可能被缓存在缓存中， 当指令并行执行时，缓存失效可能导致指令 重新读取数据，从而影响并行执行的效率。
解决方案
通过缓存行对齐技术，将并行执行的指令对 齐到同一缓存行，以减少缓存失效的次数。 此外，可以使用写回策略来将指令的执行结
计算机体系结构并行计算基础知识
计算机体系结构并行计算基础知识计算机体系结构是计算机硬件和软件的结构和组织方式。
而并行计算指的是在计算机中同时执行多个任务或指令的能力。
在本文中，我们将探讨计算机体系结构中的并行计算的基础知识。
一、并行计算的概念和原理并行计算是指同时使用多个处理器或计算单元来执行任务或指令。
与串行计算相比，它能够加快计算速度，提高系统的整体性能。
并行计算的原理是将一个大任务或指令分解成多个小任务或指令，并利用多个处理器或计算单元同时执行这些小任务或指令。
这样可以充分利用计算资源，提高系统的运行效率。
二、并行计算的分类并行计算可以按照不同的标准进行分类。
下面是几种常见的分类方式：1.按照并行计算的粒度，可以分为指令级并行、线程级并行、过程级并行、任务级并行等。
指令级并行是指同时执行多条指令，线程级并行是指同时执行多个线程，过程级并行是指同时执行多个独立的过程，任务级并行是指将一个大任务分解成多个小任务，并同时执行这些小任务。
2.按照并行计算的结构，可以分为共享内存并行计算和分布式并行计算。
共享内存并行计算是指多个处理器共享同一块内存，分布式并行计算是指每个处理器都有自己的内存，通过网络进行通信和协调。
3.按照并行计算的拓扑结构，可以分为串行结构、对称多处理结构、集群结构等。
串行结构是指只有一个处理器的结构，对称多处理结构是指多个处理器之间没有主从关系，集群结构是指多个处理器通过网络连接起来，具有主从关系。
三、并行计算的优势和应用并行计算具有以下优势：1.提高计算速度：通过同时执行多个任务或指令，可以加快计算速度，提高系统的整体性能。
2.提高系统的可靠性：当一个处理器出现故障时，其他处理器可以继续工作，保证系统的正常运行。
3.节省成本：通过并行计算，可以充分利用计算资源，减少计算机的数量和成本。
并行计算的应用非常广泛，包括科学计算、人工智能、图像处理、数据挖掘等领域。
在科学计算中，通过并行计算可以加快模拟和分析的速度；在人工智能中，通过并行计算可以提高机器学习和深度学习的效率；在图像处理和数据挖掘中，通过并行计算可以快速处理大量的数据。
计算机体系结构对计算性能的影响
计算机体系结构对计算性能的影响计算机体系结构是指计算机中各个硬件组件的组织结构和相互连接方式。
它对计算性能有着重要的影响，可以从指令集架构、并行性、存储器层次结构和总线系统等方面来探讨。
一、指令集架构对计算性能的影响指令集架构是计算机体系结构中的重要组成部分，它决定了计算机处理器中可以执行的指令类型和寻址方式。
不同的指令集架构对计算性能有着显著的影响。
1. CISC（复杂指令集计算机）架构：CISC架构以Intel x86系列为代表，指令集包含了丰富的指令类型，但单个指令的执行时间较长。
这种架构适用于需要频繁进行复杂运算和加载/存储操作的应用程序（如图形处理、数据库查询等）。
然而，由于指令更多、解码复杂，CISC架构的处理器对高性能要求较高。
2. RISC（精简指令集计算机）架构：RISC架构以ARM为代表，指令集较为简单、固定长度，每条指令的执行时间较短，性能较高。
这种架构适合追求计算效率和节能的应用场景，如嵌入式系统、移动设备等。
二、并行性对计算性能的影响并行性是指多个任务在同一时间段内并发执行的能力。
在计算机体系结构中，通过并行计算可以提高计算速度和系统的整体性能。
1. 指令级并行性：指令级并行性是指在一个时钟周期内同时执行多条指令。
现代处理器常采用超标量指令发射、乱序执行等技术来提高指令级并行性。
2. 数据级并行性：数据级并行性是指同时处理多个数据元素的能力，包括数据并行和向量化运算。
向量处理器和GPU（图形处理器）等专用硬件可以提供高效的数据级并行计算。
3. 任务级并行性：任务级并行性是指多个独立任务同时执行的能力。
通过多核处理器、分布式计算等方式可以实现任务级并行性，提高计算性能。
三、存储器层次结构对计算性能的影响存储器层次结构包括寄存器、高速缓存、主存和辅助存储器等多层次的存储设备，不同层次的存储设备对计算性能有着不同的影响。
1. 高速缓存：高速缓存是位于处理器和主存之间的一层快速访问的存储器，能够提供较低的访问延迟。
现在微处理机-指令级并行-记分牌算法
循环展开（2/3) • Example:A,B,C,D distinct & nonoverlapping
• for (i=1; i<=100; i=i+1) { A[i] = A[i] + B[i]; /* S1 */ B[i+1] = C[i] + D[i];} /* S2 */ 1. S1和S2没有相关，S1和S2互换不会影响程序的正 确性 2. 在第一次循环中，S1依赖于前一次循环的B[i].
– Itanium & Transmeta: Crusoe
一个循环的例子 for (i = 1; i <= 1000; i++) x(i) = x(i) + y(i);
• 特征
– 计算x(i)时没有相关
• 并行方式
– 最简单的方法，循环展开。 – 采用向量的方式 X=X+Y 60年代开始 Cray HITACHI NEC Fujitsu 目前均采用向量加速部件的形式 GPU DSP
} B[101] = C[100] + D[100];
4.2 硬件调度方案:
• 为什么要使用硬件调度方案?
– 在编译时无法确定的相关，可以通过硬件调度来优化 – 简化了编译器的设计 – 代码在不同组织结构的机器上，同样可以有效的运行
Rewrite loop to minimize stalls?
名相关如何解决
15 + 4 x (1+2) + 1 = 28 cycles, or 7 per iteration Assumes R1 is multiple of 4
Stalls数最小的循环展开
1 Loop: 2 3 4 5 6 7 8 9 10 11 12 13 14 LD LD LD LD ADDD ADDD ADDD ADDD SD SD SUBI SD BNEZ SD F0,0(R1) F6,-8(R1) F10,-16(R1) F14,-24(R1) F4,F0,F2 F8,F6,F2 F12,F10,F2 F16,F14,F2 0(R1),F4 -8(R1),F8 R1,R1,#32 16(R1),F12 R1,LOOP 8(R1),F16
计算机体系结构实训课程学习总结指令级并行与流水线设计
计算机体系结构实训课程学习总结指令级并行与流水线设计在计算机科学与技术领域中，计算机体系结构是一门关于计算机硬件与软件的核心学科。
在我修习的计算机体系结构实训课程中，我学习了指令级并行与流水线设计，掌握了该领域的核心概念与技术，下面是我对该课程的学习总结和心得体会。
一、指令级并行概述指令级并行是指在一个周期内同时执行多条指令，以减少指令的执行时间，提高计算机的性能。
在学习指令级并行的过程中，我了解了计算机指令的基本原理及其执行过程。
通过学习指令流水线、数据前推、乱序执行等技术，我深入理解了指令级并行的优势和实现方法。
在实训过程中，我通过搭建指令级并行的实验平台，进行了仿真实验和性能分析。
通过比较顺序执行和指令级并行执行的效果，我发现指令级并行可以大幅度提高计算机的执行效率。
而在实现指令级并行时，我也面临了一些挑战，如数据相关、控制相关等问题，但通过优化代码和调整指令执行顺序，我成功地解决了这些问题。
这个过程让我深刻体会到指令级并行设计的重要性和技术难点。
二、流水线设计与优化流水线设计是指将计算机指令的执行过程划分为多个阶段，并使不同阶段的指令并行执行，从而提高计算机的吞吐量。
在学习流水线设计的过程中，我深入了解了流水线的原理、特点和结构。
通过学习流水线的组织方式、数据冒险、控制冒险等问题，我掌握了流水线设计的关键技术。
在实验中，我设计了一个基于流水线的简单计算机，并通过编写适当的指令集和流水线寄存器，实现了流水线的功能。
通过性能测试，我发现流水线设计可以显著提高计算机的执行效率和吞吐量。
然而，我也发现了一些流水线设计中的问题，比如分支预测错误、资源冲突等，这些问题对流水线的性能产生了负面影响。
通过调整分支预测策略和添加冲突检测机制，我成功地进行了优化，提高了流水线设计的性能。
三、实训过程中的收获与反思通过学习指令级并行与流水线设计，我不仅极大地提高了对计算机体系结构的理解和掌握，还培养了解决实际问题的能力。
cpu多核工作原理
cpu多核工作原理
CPU多核工作原理是指在一个CPU芯片中集成多个处理器核心，每个核心都可以独立进行指令的处理和执行。
多核CPU
的工作原理可分为线程级并行和指令级并行两个方面。
线程级并行：多核CPU可以同时运行多个线程，每个核心可
以独立处理一个线程的指令，这样就实现了线程级的并行处理。
每个核心都有自己的寄存器和执行单元，可以独立取指、解码和执行指令。
多核CPU通过硬件调度器将不同的线程分配给
不同的核心运行，以提高系统的并行处理能力和吞吐量。
指令级并行：在一个线程中，多核CPU可以同时执行多条指令，这称为指令级并行。
多核CPU通过分派单元将指令流分
成多个微指令组，并同时将它们分配给多个核心执行。
每个核心内部都有多个处理单元，可以同时执行不同的指令，如整数运算单元、浮点运算单元、向量运算单元等。
通过指令级并行，多核CPU能够提高每个核心的执行效率和吞吐量。
多核CPU的工作原理在于将任务划分为多个线程，然后同时
使用多个核心运行这些线程，从而实现了并行的处理和执行。
这样可以大大提高CPU的处理能力和效率，同时也能更好地
满足多任务和多线程的需求。
指令级并行
指令级并行我们知道,要从系统结构上提高计算机的性能,就必须设法以各种方式挖掘计算机工作的并行性。
并行性又有粗粒度并行性(coarse-grained parallelism)和细粒度并行性(fine-grained parallelism)之分。
所谓粗粒度并行性是在多处理机上分别运行多个进程,由多台处理机合作完成一个程序。
所谓细粒度并行性是在一个进程中进行操作一级或指令一级的并行处理。
这两种粒度的并行性在一个计算机系统中可以同时采用,在单处理机上则用细粒度并行性。
指令级并行概念指令级并行（Instruction-Level Parallelism, ILP），是细粒度并行，主要是相对于粗粒度而言的。
顾名思义，指令级并行是指存在于指令一级即指令间的并行性，主要是指机器语言一级，如存储器访问指令、整型指令、浮点指令之间的并行性等，它的主要特点是并行性由处理器硬件和编译程序自动识别和利用，不需要程序员对顺序程序作任何修改。
正是由于这一优点，使得它的发展与处理器的发展紧密相连。
指令级并行技术突破了每个时钟周期完成一条指令的框框,做到在单处理机上每个时钟周期能完成的指令数平均多于一条。
我们已知道,向量处理机进行的是细粒度的并行处理,它在处理向量时由于采用了流水线,多功能部件河链接技术,能够做到每个时钟周期完成多个操作,相当于多条指令。
但它在处理标量时,效率将大大降低,有时甚至还不及一个普通的通用计算机。
现在几种新的系统结构设计,其基本思想是要挖掘指令级并行,使单处理机达到一个时钟周期完成多条指令。
指令级并行性的含义可用下面的例子来说明:(1)Load C1←23(R2)Add R3←R3+1FPAdd C4←C4+C3并行度=3(2)Add R3←R3+1Add R4←R3+R2Store R0←R4并行度=1上例中,(1)的三条指令是互相独立的,它们之间不存在数相关,所以可以并行执行。
反之,(2)的三条指令中,第2条要用到第1条的结果,第3条要用到第2条的结果,它们都不能并行执行。
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2019/10/25
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IPC（Instructions Per Cycle ）
IPC：每个时钟周期内完成的指令条数。 IPC是CPI的倒数。 提高IPC的途径之一是减少CPI流水线 。
2019/10/25
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2. 基本程序块
基本程序块：一段除了入口和出口以外不 包含其他分支的一个线性代码段。
BEQZ R4，L1
DSUBU R1，R5，R6
L1 ：…
OR
R7，R1，R8
OR指令中使用的R1值取决于BEQZ指令分支的是否 成功。即OR与DADDU或DSUBU指令相关。
必须通过保持控制相关，避免对数据流的修改， 以保证数据流的正确。
★DSUBU不能被移到BEQZ之前。
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相关的存在限制了指令级并行（ILP）的开发。
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流水线冲突的三种类型：结构冲突、数据冲突、 控制冲突。
结构冲突：由硬件资源冲突造成。
数据冲突：由数据相关和名相关造成。
控制冲突：由控制相关造成。
具体的一次相关是否会导致实际冲突的发生以 及该冲突会带来多长的停顿，根据流水线的属 性而定。
分支指令使得数据流具有动态性，因为它使 得给定指令的数据可以有多个来源。
仅仅保持数据相关性是不够的，一条指令可 能与多条先前的指令数据相关，程序顺序决 定了哪条指令真正是所需数据的产生者。
只有再加上保持控制顺序，才能够保持程序顺 序。
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例：
DADDU R1，R2，R3
R7，R8，R9
如果已知R4在Skipnext后不再被使用，而且 DSUBU指令不会产生异常，那么就可以把DSUBU 指令移到BEQZ之前。
因为这个移动不会改变数据流。
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开发指令的并行性的方法
硬件方法：指令的动态调度、动态分支预测、 多指令流出技术。
软件方法：指令的静态调度、循环展开技术。 软硬件结合方法：显式并行指令计算EPIC。
例： for （i=1； i≤500； i=i＋1） a[i]=a[i]＋s；
在每一次循环的内部，没有任何的并行性。 每一次循环都可以与其他的循环重叠并行执
行。 开发循环级并行性是增加指令之间并行性的最
简单和最常用的方法。
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开发循环级并行的基本技术
采用循环展开技术 采用向量指令和向量数据表示
只有将硬件技术和软件技术互相配合， 才能够最大限度地挖掘出程序中存在的 指令级并行。
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1. 流水线处理机的实际CPI
流水线处理机的实际CPI就是理想流水线 的CPI加上各类停顿的时钟周期数： CPI流水线 = CPI理想 + 停顿结构冲突 + 停顿数据冲突+ 停 顿控制冲突
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解决相关与冲突的方法
① 保持相关，但避免发生冲突。 方法：指令调度，包括静态调度和动态调度。
②通过代码变换，消除相关。
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解决相关与冲突时需注意的问题
由于相关的存在，在开发指令级并行时，如果 可能影响到程序的正确性，就必须注意保持程 序顺序。
保持异常行为：无论怎么改变指令的执行顺序， 都不能改变程序中异常的发生情况。
原来程序中是怎么发生的，改变执行顺序后 还是怎么发生。
可弱化为：指令执行顺序的改变不能导致程 序中发生新的异常。
如果能做到保持程序的数据相关和控制相关， 就能保持程序的数据流和异常行为。
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因为程序往往平均每5～7条指令就会有一 个分支，而且指令之间还可能存在相关， 所以在基本程序块中能开发的并行性是很 有限的，很可能比基本块的大小要小很多。
为了明显地提高性能，必须跨越多个基本 块开发指令的并行性。
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3. 开发指令级并行常用的方法
（1）开发循环级并行
循环级并行（Loop－level parallelism）： 循环程序不同迭代之间存在的并行性。
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（2）解决相关与流水线冲突问题
相关是程序固有的一种属性，它反映了程序中 指令之间的相互依赖关系。
相关的三种类型：数据相关、名相关、控制相 关。
如果两条指令相关，它们就不能并行执行，或 只能部分重叠执行。
由于相关的存在，使得指令流中的下一条指令 不能在指定时钟周期执行，就是发生了流水线 冲突。
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有时，不遵守控制相关既不影响异常行为， 也不改变数据流。在这种情况下，可以大胆 地进行指令调度，把失败分支中的指令调度 到分支指令之前。
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例：
DADDU
R1，R2，R3
BEQZ R12，Skipnext
DSUBU R4，R5，R6
DADDU R5，R4，R9
Skipnext： OR
程序顺序：由源程序确定的在完全串行方式 下指令的执行顺序。
控制相关并不是一个必须严格保持的关键属性。
当存在控制相关时，在对程序的正确性没有 影响的前提下，可以不遵守控制相关的依赖 关系，执行本来不该执行的指令。
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必须保持的最关键的两个属性
要正确地执行程序，必须保持的最关键的两个 属性是：数据流和异常行为。
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第4章 指令级并行
主讲： 顾一禾
2019/10/25
顾一禾 制作 2013 第5版
本章学习内容
指令级并行的基本概念 指令的动态调度 动态分支预测技术 多指令流出技术
2019/10/25
2
4.1 指令级并行
指令之间存在的潜在并行性称为指令级 并行。（ILP：Instruction-Level Parallelism）
2019/10/25
例：
DADDU
R2，R3，R4
BEQZ
R2，L1
LW
R1，0（R2）
L1 ：
如果不保持关于R2的数据相关，程序的执行结果 就会改变。
如果不保持控制相关，把LW指令移到BEQZ之前， 就有可能产生一个新的“访存保护”异常（如果 R2＝0）。
2019/10/25
14
数据流：指数据值从其产生者指令到其消费者 指令的实际流动。