处理器总线时序和系统总线
第4章 PC机的总线结构和时序
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第4章
PC机的总线结构和时序
4.2 IBM PC/XT CPU子系统和PC/AT机的系统板 4.2.1 8086微处理器的结构 4.2.2 IBM PC/XT的CPU子系统 4.2.3 IBM PC/AT的系统板
第4章
PC机的总线结构和时序
4.2.1 8086微处理器的结构
4.2.1.1 8086的功能结构 4.2.1.2 8086的寄存器结构
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第4章
PC机的总线结构和时序
4.3 IBM PC 的系统总线及时序
1．读周期的时序 2．写周期的时序
第4章
PC机的总线结构和时序
1．读周期的时序（图4-10）
图4-10 8086读总线周期
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PC机的总线结构和时序
一个基本的读周期一般包含如下几个状态：
T1状态： T2状态： T3状态： Tw状态： T4状态：
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PC机的总线结构和时序
2．执行部件EU
执行部件的功能就是负责从指令队列取指 令并执行。从编程结构图可见，执行部件 由下列几个部分组成： （1）4个通用寄存器，即AX、BX、CX、 DX； （2）4个专用寄存器： （3）标志寄存器FR； （4）算术逻辑单元ALU。
第4章
PC机的总线结构和时序
第4章
PC机的总线结构和时序
4.1.2.1 什么是总线
总线能为多个部件服务，总线的基本工作 方式通常是由发送信息的部件分时地将信息发 往总线，再由总线将这些信息同时发往各个接 收信息的部件。究竟由哪个部件接收信息，要 由CPU给出的设备地址经译码产生的控制信号来 决定。
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第4章
PC机的总线结构和时序
第4章
8086的总线操作和时序及工作模式
READY
RESET
GND A14 A13 A12 A11 A10 A9 A8 AD7 AD6 AD5 AD4 AD3 AD2 AD1 AD0 NMI
INTR CLK GND
8088
1
40
2
39
3
38
4
37
5
36
6
35
7
34
8
33
9
32
10
31
11
30
12
29
13
28
14
27
15
26
16
25
17
24
状态Ti
总线操作与时序
➢ 时序（Timing）是指信号高低电平（有效或无效）变化及 相互间的时间顺序关系
➢ 总线时序描述CPU引脚如何实现总线操作
5.1 时钟周期、总线周期和指令周期
描述总线操作的CPU时序有三级 ◦ 指令周期 → 总线周期 → 时钟周期 指令周期（Instruction Cycle） 1、 8086CPU执行一条指令所需要的时间称为指令周期 （Instruction Cycle） 。 2、一个指令周期由一个或若干个总线周期组成，不同指令 的指令周期不是等长的，最短为一个总线周期，长的指令周 期，如乘法指令周期，长达124个时钟周期。
地址总线
数据总线
数据总线
控制总线
微机原理8088的总线与时序
微机原理8088的总线与时序8088是Intel公司于1979年推出的一款16位微处理器。
它主要用于个人计算机IBM PC和互补金属氧化物半导体技术（CMOS）中。
8088的总线结构包括内部总线和外部总线。
内部总线通过内部连接的数据通路在不同的功能部件之间传输数据和控制信号。
外部总线则用于连接8088与外部设备，如内存、输入输出（I/O）设备等。
8088的总线宽度为16位，分为数据总线、地址总线和控制信号总线。
数据总线用于传输数据，宽度为16位，可以同时传输一个字节（8位）或一个字（16位）。
地址总线用于寻址，其宽度为20位，可以寻址1MB空间。
控制信号总线至少包括读（RD）、写（WR）、片选（CS）、内存读（MREQ）、I/O读（IOR）和时钟这些基本信号。
8088的时序包括外设周期、读周期、写周期和I/O周期。
外设周期用于与外部设备进行通信，包括读写外设内容和控制外设。
读周期用于从内存或外设读取数据到寄存器或内部缓冲器中。
写周期用于将内部寄存器或内部缓冲器中的数据写入到内存或外设中。
I/O周期用于从外部设备读取或写入数据。
在时序方面，8088采用了同步时序设计。
时钟信号周期（CLK周期）用于同步各个部件的工作。
时钟信号由外部提供，频率为4.77MHz，即每个时钟周期为210ns。
在一个时钟周期内可以完成一个机器周期的工作。
8088的机器周期分为5个时钟周期，即一个机器周期需要5个时钟周期完成。
根据不同的操作，一个机器周期又可以分为多个时钟周期。
不同的操作需要不同的时钟周期数来完成，包括指令周期、内存周期、I/O周期等。
具体的时序可以通过查阅8088的数据手册得到。
总的来说，8088的总线结构和时序是保证处理器与外部设备通信的关键。
通过总线结构的设计和时序的安排，8088能够快速、准确地与外部设备交互，实现数据、控制信号和地址的传输和处理。
同时，时序的设计也要考虑到时钟频率、数据传输速度等因素，以确保系统的稳定性和可靠性。
第4章 微处理器8086的总线结构和时序
8086微处理器具有两种不同的工作方式：最小方式 和最大方式，两种方式构成两种不同规模的应用系统。 为减少引脚，采用分时复用的地址/数据总线，因而 部分引脚具有两种功能。
8
8086的两种工作方式
最小方式
仅由一个8086微处理器构成小规模的应用系统 8086本身提供所有的控制总线信号 多处理器构成较大规模的应用系统，例如可以接入数值 协处理器8087 8086和总线控制器8288共同形成控制总线信号
最大方式
9
8086的两种工作方式（1）
两种方式利用MN/MX引脚区别 MN/MX接高电平为最小工作方式 MN/MX接低电平为最大工作方式 两种方式下的内部操作并没有区别 IBM PC/XT采用最大方式 本书以最小方式展开基本原理
通常在信号名称加上划线（如：MX） 表示低电平有效
⑴ 引脚的功能 ⑵ 信号的流向 ⑶ 有效电平 ⑷ 三态能力
输出正常的低电平、高 电平外，还可以输出高 阻的第三态
通常采用英文单词或其缩 写表示
信号从芯片向外输出， 还 是 从 外 部 输 入 芯 片， 或者是双向的
起作用的逻辑电平高、 低电平有效、上升、 下降边沿有效
7
8086微处理器级总线的特点
41
最大方式下的引脚定义（续1）
1、 S2、S1、S0
总线周期状态信号，输出，三态。 这三个信号连接到总线控制器8288的输入端， 8288对它们译码后可以产生系统总线所需要的各 种控制信号。 三个信号的代码组合以及对应的操作见下表
总线周期中的时钟周期也被称作“T状态” 4个时钟周期编号为T1、T2、T3和T4 时钟周期的时间长度就是时钟频率的倒数
精选chap4微机总线技术规范与总线标准管理khn
4.2.1 SoC的片内总线
片上总线特点简单高效结构简单：占用较少的逻辑单元时序简单：提供较高的速度接口简单：降低IP核连接的复杂性灵活，具有可复用性地址/数据宽度可变、互联结构可变、仲裁机制可变功耗低信号尽量不变、单向信号线功耗低、时序简单片内总线标准ARM的AMBA 、IBM的CoreConnectSilicore的Wishbone、Altera的Avalon
高速IO总线
低速IO总线
微机系统中的内总线（插板级总线）
微机系统中的外总线（通信总线）
总线分类
按所处位置(数据传送范围)
片内总线
芯片总线（片间总线、元件级总线）
系统内总线（插板级总线）
系统外总线（通信总线）
非通用总线（与具体芯片有关）
通用标准总线
地址总线
控制总线
按总线功能
数据总线
并行总线
串行总线
特点：各主控模块共用请求信号线和忙信号线，其优 先级 别由其在链式允许信号线上的位置决定；优点：具有较好的灵活性和可扩充性；缺点：主控模块数目较多时，总线请求响应的速度较慢；
菊花链（串行）总线仲裁
主控模块1
主控 模块2
主控模块N
允许BG
请求BR
忙BB
总线仲裁器
……
三线菊花链仲裁原理
任一主控器Ci发出总线请求时，使BR＝1任一主控器Ci占用总线，使BB＝1，禁止BG输出主控器Ci没发请求(BRi=0)，却收到BG(BGINi＝l)，则将BG向后传递(BGOUTi＝l)当BR＝1，BB＝0时，仲裁器发出BG信号。此时，BG＝1，如果仲裁器本身也是一个主控器，如微处理器，则在发出BG之前BB＝0时，它可以占用一个或几个总线周期若Ci同时满足：本地请求(BRi=1)；BB=0；检测到BGINi端出现了上升沿。接管总线。Ci接管总线后，BG信号不再后传，即BGOUTi＝0
微机原理及接口技术重点及例题
第一章思考题与习题：1．什么叫微处理器、微机？微机系统包含哪些部分？2 ．为什么计算机使用二进制计数制？3．CPU 在内部结构上由哪几部分组成？4 ．十六进制的基数或底数是。
5．将下列十进制数分别转换成十六进制、二进制、八进制数：563 6571 234 1286 ．将下列十进制小数转换成十六进制数（精确到小数点后4 位数）：0.359 0.30584 0.9563 0.1257．将1983.31510转换成十六进制数和二进制数。
8．将下列二进制数转换成十进制数、十六进制数和八进制数：（1）101011101.11011 （2 ）11100011001.011 （3 ）1011010101.00010100111 9．将下列十六进制数转换成十进制数和二进制数：AB7.E2 5C8.11FF DB32.64E10．判断下列带符号数的正负，并求出其绝对值（负数为补码）：10101100；01110001；11111111；10000001。
11．写出下列十进制数的原码、反码和补码（设字长为8 位）：+64 -64 +127 -128 3/5 -23/12712．已知下列补码，求真值X ：（1）[X]补=1000 0000（2 ）[X]补=1111 1111（3 ）[-X]补=1011011113．将下列各数转换成BCD 码：30D，127D，23D，010011101B，7FH14．用8421 BCD 码进行下列运算：43+99 45+19 15+3615．已知X =+25，Y =+33，X = -25，Y = -33，试求下列各式的值，并用其对应的真值进行验证：1 12 2（1）[X +Y ]补1 1（2 ）[X -Y ]补1 2（3 ）[X -Y ]补1 1（4 ）[X -Y ]补2 2（5 ）[X +Y ]补1 2（6 ）[X +Y ]补2 216．当两个正数相加时，补码溢出意味着什么？两个负数相加能产生溢出吗？试举例说明。
第六章 微处理器8086的总线结构和时序PPT课件
（2）多总线结构
面向CPU的双总线结构
双总线结构
面向主存的双总线结构
多总线结构
① 双总线结构 a) 面向CPU的双总线结构
M CPU
I/O
I/O
I/O
缺点：存储器与I/O设备的数据传输必须通过CPU
b) 面向存储器的双总线结构
CPU
M
I/O
I/O
I/O
② 多总线结构 • 系统中拥有两个以上的总线
第6章
微处理器8086的总线结构
和时序
mov ax,12h call display Jmp 1234h
6.1 8086系统总线结构
6.1 .1 系统总线及结构
1、总线：
是一组导线和相关的控制、驱动电
路的集合。是计算机系统各部件之间
传输地址、数据和控制信息的公共通
道。
地址总线（AB）
数据总线（DB）
2）控制总线：
• WR：输出，三态 –写选通信号，表示CPU正在写数据到 MEM或I/O设备。
• RD：输出，三态 –读信号，表示CPU正在从总线上读来自 于MEM或I/O设备的数据。
• M/IO：输出，三态 –区分是读写存储器还是读写I/O端口 （即地址总线上的地址是存储器地址还 是I/O端口地址）。
– 驱动、隔离 – 单向、双向 • 锁存器 – 信息缓存（有些同时具有总线驱动
能力） – 信息分离（如地址与数据的分离）
① 三态总线驱动器
输入 OE
输入 OE
输出
输入 OE
输出
输入
OE
输出 输出
典型总线驱动器芯片
• 8286 / 74LS245 —— 8双向总线驱动器
–内部包含8个双向三态门
微机原理考点和重点
第三章处理器总线时序与系统总线3.22填空题：（1）8086／8088 CPU执行指令中所需操作数地址由（寻址方式和地址寄存器）计算出（16 ）位偏移量部分送（IP ），由（段地址加上偏移量部分）最后形成一个（20 ）位的内存单元物理地址。
（2）8086／8088 CPU在总线周期的T1 ，用来输出（20）位地址信息的最高（ 4 ）位，而在其它时钟周期，则用来输出（状态）信息。
（3）8086／8088 CPU复位后，从（FFFF0H ）单元开始读取指令字节，在其中设置一条（无条件转移）指令，使CPU对系统进行初始化。
（4）8086系统的存储体系结构中，1M字节存储体分（两）个存储体，每个存储体的容量都是（512K ）字节，其中和数据总线D15～D8相连的存储体全部由（奇地址）单元组成，称为高位字节存储体，并用（高电平）作为此存储体的选通信号。
（5）用段基值及偏移地址来指明一内存单元地址称为（物理地址）。
第四章指令系统4.12 8086状态标志寄存器中，作为控制用的标志位有（ 3 ）个，其中，不可用指令操作的是（DF、IF、TF）4.25利用字串操作指令,将1000H~10FFH单元全部清零。
CLDMOV DI,1000HMOV CX,100HMOV AL,0REP STOSB4.27 编程计算((X+Y)*10)+Z)/X，X、Y、Z都是16位无符号数，结果存在RESULT开始的单元.。
MOV AX,XADD AX,YMOV BX,0AHMUL BXADD AX,ZADC DX,0HMOV BX,XDIV BXMOV RESUL T,AXMOV RESUL T+2,DXHL T第五章汇编语言程序设计主要内容：汇编语言程序设计。
主要介绍汇编语言程序的设计方法与编程原理，重点掌握算术运算程序、字符串处理程序、码制转换程序、子程序设计程序、常用DOS和BIOS功能调用程序、汇编语言常用伪指令。
4）MOV AX,DSEGA DDRMOV DS, AXMOV ES,AXMOV SI, OFFSET B1ADDRMOV DI,OFFSET B2ADDRMOV CX,NCLDREP MOVSBHLT本程序实现了什么功能？【答】将B1ADDR中N个字节数据传送到B2A DDR开始的15个存储单元。
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S2
S1
S0
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S4、S3 的组合指出当前使用的段码寄存器情况
S4 S3
意
义
0 0 当前正在使用ES附加段
0 1 当前正在使用SS堆栈段
1 0 当前正在使用CS或者未使用任何寄存器
1 1 当前正在使用DS数据段
同样，这4个引脚信号也要用外电路将地址 信号锁存。
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(3) BHE/S7 高8位数据总线允许/ 状态线
AD15 ～ AD0 传送地址信号，在其他的时 钟周期，作数据总线使用。
AD15 ~ AD0 ALE
地址 AB 锁存器
STB DB
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(2) 地址/状态信号线 A19 / S6 ~ A16 / S3
输出，三态。 在一个总线周期的T1，输出地址信
号的最高4位，在其他的时钟周期，输出 状态信号S6 ~ S3。 (1) S6为低，表示8086当前与总线相连 (2) S5 ＝ IF。
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目前常用的是最大组态。要求有较强的驱动能 力。此时8086要通过一组总线控制器8288来形成 各种总线周期，控制信号由8288供给，如图5-1所 示。
第4页/共50页
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最小模模式的引脚信号
(1) 地址/数据总线 AD15 ～ AD0
双向，三态。 在一个总线周期的第一个时钟周期，
表2-7 QS1和QS0编码与队列状态
QS1 QS0
队列状态
0
0
空操作
0
1
取走指令的第一个字节
1
0
队列空
1
1 从队列里取出的字节是指令的后续字节
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（2） S2， S 1和 S 0总线周期状态信号
输出，三态。这三个状态信号组成的编码表示了
当前总线周期是何种操作周期，如表2-8所示。
表2-8 S2，S1和 S0编码总线周期
输出，三态，低电平有效。CPU响应 INTR后，用INTA读取外设提供的中断类 型号，以取得中断服务程序的入口地址。
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(12) NMI非屏蔽中断请求信号
输入， 有效。不受FR中IF的 影响，CPU在当前指令后响应。
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(13) RESET系统复位信号
输入，高有效，
4T
本章讲述： 5.1 8086的引脚功能 5.2 8086处理器时序 5.3 系统总线
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5.1 8086的引脚功能
8086 CPU的两种工作模式
根据不同的应用环境，8086可以工作
在两种模式：最小模式和最大模式。
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1. 最小模式
系统中只有8086一个微处理器，所 有的总线控制信号均由8086产生，系统 的总线控制信号被减至最少。
输出，三态。 在总线周期的T1，为BHE信号，表示高8
位数据线D15 ~ D8 上的数据有效。 在其他的总线周期，为S7状态信号，8086
中 S7未作定义。
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BHE和A0结合控制CPU与存储器之间数据传 送的格式。
BHE
0
A0
数据传送格式
0 同时传送高、低字节 (AD0 ~ AD15)
0
1 奇数地址的高位字节 (AD8 ~ AD15)
1
0 偶数地址的低位字节 (AD0 ~ AD7)
1
1 无效
以上1～3 为地址、数据总线信号，下面介绍引脚 中的控制信号。
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(4) MN/MX 最大/最小模式控制信号。 (5) RD 读信号
输出，三态，低电平有效。
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(6) M/IO 存储器/输入输出控制信号
(9) READY准备好信号
输入，高有效。CPU访问存储器或外设 时，READY有效，表示存储器或外设已准备 好传送数据。
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(10) INTR可屏蔽的中断请求信号
输入，高有效，表示外设向CPU提 出中断申请，若FR中IF=1，CPU在当前 指令后即响应。
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(11) INTA中断响应信号
CPU中的部分 标志位
指令指针(IP) CS寄存器 DS寄存器 SS寄存器 ES寄存器 指令队列
内容 清除
0000H FFFFH 0000H 0000H 0000H
空
复位重新启动后，第一条指令地址FFFF0H。
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(14) DT/R 数据收发控制信号
输出，三态，控制数据总线驱动器的 数据传送方向。
输出，三态。
RD与M/IO组合对应的操作
M/IO 1 0
RD
操作
Hale Waihona Puke 0 读存储器0 读I/O端口
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(7) WR 写信号
输出，三态，低电平有效。
WR与M/IO组合对应的操作
M/IO 1 0
WR
操作
0 写存储器
0 写I/O端口
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(8) ALE地址锁存允许信号
输出，高有效。每一总线周期的T1有效。
引脚编号
24 25 26 27 28 29 30 31
最小模式
INTA
ALE DEN DT/ R MR
WR
HLDA HOLD
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最大模式
QS1 QS2
S0
S1
S2
LOCK
RQ/GT1 RQ/GT0
（1）QS1和QS0指令队列状态信号
输出。这两信号组合起来提供了8086内部指令 队列的状态，以便外部对其动作进行跟踪。QS1 和QS0编码和对应的队列状态如表2-7所示。
Yes 执行后续指令
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(19) CLK系统时钟输入信号
最大时钟频率为5MHZ，占空比1/3。
(20) GND地和VCC电源引脚
VCC：+5直流电源。
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2. 最大模式下的引脚信号
在最大模式下，仅24～31引脚信号与最小模 式不同，如表2-6所示。
表2-6 两种模式下8086的24～31引脚信号
AD0 ~ AD15
DEN DT/R
82862 A
B OE T
D0 ~ D15
DT/R = 1, 即T = 1，A B (CPU 内存或外设) DT/R = 0, 即T = 0，B A (内存或外设 CPU)
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(15) DEN数据允许信号
输出，三态，低有效，控制CPU外 接的数据收发器。
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(16) HOLD总线保持请求信号
输入，高有效，表示其它的总线主 设备申请对总线的控制权。
(17) HLDA总线保持响应信号
输出，高有效，表示CPU响应HOLD 信号，让出总线控制权。
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(18) TEST测试信号
输入，低电平有效，与WAIT指令配合使用。
WAIT指令 No TEST有效？